「cache lines」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The processor also holds, in the plurality of cache lines, a tag address used for retrieval of the data held in the cache lines and a flag indicating validity of the data held in the cache lines.例文帳に追加

また、プロセッサは、キャッシュラインに保持されるデータの検索に用いるタグアドレスと、キャッシュラインに保持されるデータの有効性を示すフラグとを、前記複数のキャッシュラインにそれぞれ保持する。 - 特許庁

When count values related to the numbers of cache hits of respective cache lines of the FSA type cache are stored and a certain cache line in the FSA type e.g. is hit, '1' is added to the count value of the cache line, and when both cache tables are mis-hit, '1' is simultaneously subtracted from the count values of all cache lines.例文帳に追加

ＦＳＡ方式キャッシュの各キャッシュラインのキャッシュヒットの数に関するカウント値が保持され、例えばＦＳＡ方式キャッシュのあるキャッシュラインがヒットした場合にはそのキャッシュラインのカウント値が＋１され、両キャッシュテーブルがミスヒットした場合には全キャッシュラインのカウント値が一斉に−１される。 - 特許庁

A substitution logic block selects cache lines for substitution out of the cache lines of one of the two groups in an allocation cycle.例文帳に追加

置換論理ブロックは、割り振りサイクル中に２群のうち１群のキャッシュ・ラインからキャッシュ・ラインを置換のために選択的に選ぶ。 - 特許庁

In the case of DMA writing, the bridge 108 can access all the cache lines as cacheable lines.例文帳に追加

ＤＭＡ書込みに対しては、ＰＣＩホスト・ブリッジは、全てのキャッシュ・ラインをキャッシュ可能としてアクセスする。 - 特許庁

The memory cache may be configured to permit, when a virtual address is presented to the cache, a matching cache line to be identified from the plurality of cache lines, the matching cache line having a matching address that matches the virtual address.例文帳に追加

メモリキャッシュは、仮想アドレスがキャッシュに与えられると、適合キャッシュラインが複数のキャッシュラインから同定できるように構成されることができ、ここで、適合キャッシュラインは、仮想アドレスに適合する適合アドレスを有する。 - 特許庁

In order to access other cache lines, another cache word line is selected by rotating the decoded base address offset bits.例文帳に追加

他のキャッシュラインにアクセスするには、復号ベースアドレスオフセットビットを回転させることによって、別のキャッシュワードラインを選択する。 - 特許庁

Access to the lines in the prefetch buffer is controlled by the tag cache.例文帳に追加

プリフェッチ・バッファ内のラインに対するアクセスはタグ・キャッシュによって制御される。 - 特許庁

The method also comprises: a step 310 of allocating the two cache lines in parallel; a step 315 of maintaining coherency of the two requested cache lines in parallel; and a step 320 of reading data associated with the two cache lines from data caches in parallel.例文帳に追加

また、二つのキャッシュ・ラインを並列に割り当てる段階３１０と、二つのキャッシュ・ラインの整合性を並列に維持する段階３１５と、二つのキャッシュ・ラインに関連付けられたデータをデータ・キャッシュから並列に読む段階３２０を含む。 - 特許庁

The DFI-cache retains frequently used instructions longer than the main cache, so that the main cache can invalidate lines while still enjoying the benefits of a cache hit when next accessing that line.例文帳に追加

ＤＦＩキャッシュは、主キャッシュよりも長く高頻度に用いられる命令を保持するので、主キャッシュは、ラインに次にアクセスする場合に、キャッシュ・ヒットの恩恵を受けながら、ラインを無効にすることができる。 - 特許庁

A fixed number of variable-length instructions are stored in each of lines 200, 260 of an instruction cache.例文帳に追加

可変長命令の固定数が、命令キャッシュの各ライン２００，２６０に記憶される。 - 特許庁

This cache device 2 registers the lines in accordance with the set group definitions and registration policy.例文帳に追加

キャッシュ装置２は設定されたグループ定義と登録ポリシーに従い、ラインの登録を行う。 - 特許庁

To provide a cache memory system capable of adaptively being accommodated to sizes of various memory lines.例文帳に追加

種々のメモリラインのサイズに適応的に対応可能なキャッシュメモリシステムを提供する。 - 特許庁

The divided nondense directory preserves information related with cache lines in the node, and then the temporary state buffer holds information related with the transition cache lines, and the outside directory 450 holds state information related with the non-transition cache line.例文帳に追加

分割疎ディレクトリはノード中のキャッシュ・ラインに関する情報を保存するが、その際一時的状態バッファは遷移キャッシュ・ラインに関する情報を保持し、外部ディレクトリは非遷移キャッシュ・ラインに関する状態情報を保持する。 - 特許庁

The method comprises: a step 305 of requesting two cache lines from a tiled memory for one tiled-X cache read request without fragmenting the tiled-X cache read request; and a step 325 of returning data associated with the two requested cache lines.例文帳に追加

一つのタイル式X方式キャッシュ読み取り要求について、そのタイル式X方式キャッシュ読み取り要求を分解することなくタイル式メモリから二つのキャッシュ・ラインを要求する段階３０５と、二つの要求されたキャッシュ・ラインに関連付けられたデータを返す段階３２５とを含む。 - 特許庁

The cache controller also comprises identification circuitry operable in response to the streaming preload instruction to identify one or more cache lines of the cache memory for preferential use.例文帳に追加

該キャッシュコントローラはまた、優先的な再利用のために、該キャッシュメモリの１つ以上のキャッシュラインを識別するように、該ストリーミングプレロード命令に応じて動作可能な識別回路を備える。 - 特許庁

To vary the number of lines that can be used for respective indexes in a set associative-type cache memory.例文帳に追加

セットアソシアティブ方式キャッシュメモリにおいて、インデックス毎に使用可能なラインの数を可変とする。 - 特許庁

A processor holds, in a plurality of cache lines, part of data held by the main storage device.例文帳に追加

プロセッサは、主記憶装置が保持するデータの一部を、複数のキャッシュラインにそれぞれ保持する。 - 特許庁

The cache controlling apparatus includes a supervising section 51A adapted to supervise accessing time to the cache memory 30, and a refreshing section 51B adapted to read data on one or more cache lines of the cache memory 30 from the main memory again in response to the result of the supervision by the supervising section 51A, and retain the read data into the cache memory.例文帳に追加

そして、キャッシュメモリ３０へのアクセス時刻を監視する監視部５１Ａと、この監視部５１Ａによる監視結果に応じてキャッシュメモリ３０の一以上のキャッシュラインにおけるデータをメインメモリから再度読み出して保存するリフレッシュ部５１Ｂとがそなえられている。 - 特許庁

To provide a cache system capable of continuously caching lines based on use frequency, and of potentially increasing a total hit rate of a cache memory.例文帳に追加

使用頻度に基づいてラインをキャッシュし続けることができ、キャッシュ・メモリの全ヒット率を潜在的に上げることができるキャッシュ・システムを提供する。 - 特許庁

A system may comprises: a memory 130 configured to store data in a plurality of pages; a TLB 110; and a memory cache 125 including a plurality of cache lines.例文帳に追加

複数のページにデータを記憶するように構成されたメモリ１３０と、ＴＬＢ１１０と、複数のキャッシュラインを含むメモリキャッシュ１２５とを含むことができる。 - 特許庁

Thus only necessary data cache lines to be written in the cache memory 126 are previously read out from the system memory 128 in accordance with the characteristics of a device or a transaction.例文帳に追加

このように、装置またはトランザクションの特性に応じて、必要な量のデータ・キャッシュ行だけがシステム・メモリからキャッシュ・メモリへ事前取り出しされる。 - 特許庁

The number of the cache lines in the 2nd group is preferably larger than that in the 1st group.例文帳に追加

第２群内のキャッシュ・ラインの数は、第１群内のキャッシュ・ラインの数よりも多いことが好ましい。 - 特許庁

When the total number of cash lines required to store data for one line of two-dimensional data of the cache memory 10 is a multiple of the number of cache lines, a decoder 2 determines a cache line for storing the two-dimensional data, with the index converted based on the look-up table 1.例文帳に追加

キャッシュメモリ１０の、二次元データ１行分のデータを格納するのに必要なキャッシュラインの総数が、キャッシュラインの個数の倍数であった場合、デコーダ２は、ルックアップテーブル１で変換されたインデックスで、二次元データを格納するキャッシュラインを決定する。 - 特許庁

In the case of DMA reading, a 1st cache line in the I/O page 134 can be accessed as a cacheable reading line by a PCI host bridge 108 but all other lines can not be accessed because of cache disabled lines.例文帳に追加

ＤＭＡ読取りに対して、Ｉ／Ｏページ１３４内の第１のキャッシュ・ラインは、ＰＣＩホスト・ブリッジ１０８によって、キャッシュ可能読取りとしてアクセスでき、および全ての他のラインは、キャッシュ不可アクセスである。 - 特許庁

A cache controller is also provided, which comprises preload circuitry operable in response to streaming preload instructions received at the processor so as to store data values from a main memory into one or more cache lines of the cache memory.例文帳に追加

キャッシュコントローラもまた提供され、主メモリから該キャッシュメモリの１つ以上のキャッシュラインにデータ値を格納するように、該プロセッサで受信されるストリーミングプレロード命令に応じて動作可能なプレロード回路を備える。 - 特許庁

In this cache memory controller 100, an SP flag is installed in each of the sub-lines of an L2 cache 13a, and an access virtual address is acquired from an instruction control part 11 by a cache control part 12, and when any data corresponding to the access virtual address do not exist, an L2 cache access address is output to an L2 cache control part 13.例文帳に追加

キャッシュメモリ制御装置１００は、Ｌ２キャッシュ１３ａのサブラインごとにＳＰフラグを設け、命令制御部１１からアクセス仮想アドレスをＬ１キャッシュ制御部１２が取得し、アクセス仮想アドレスに対応するデータが存在しない場合に、Ｌ２キャッシュアクセスアドレスをＬ２キャッシュ制御部１３に出力する。 - 特許庁

To improve replacement of cache lines in a cache memory to prevent the occurrence of a possibility of needed data being unavailable causing a long latency to obtain the data.例文帳に追加

キャッシュメモリにおけるキャッシュラインの置き換えを改善し、必要とするデータが利用不可能となる可能性が生じ、データの取得に長いレイテンシが生じるのを防ぐ。 - 特許庁

A cache memory 2 comprises a plurality of ways including a plurality of cache lines having a tag memory 103, a first dirty bit memory 106, an effective bit memory 107, and a data memory 105.例文帳に追加

キャッシュメモリ２はタグメモリ１０３と、第１のダーティビットメモリ１０６と、有効ビットメモリ１０７と、データメモリ１０５と、を含む複数のキャッシュラインを有する複数のウエイを備える。 - 特許庁

When the device is an ATM device e.g. one or two cache lines are added to the line of a request for reading out one data byte and written in a cache.例文帳に追加

例えば、該装置が、ＡＴＭ装置であれば、１データ・バイト読み取り要求に対して、当該行に加えて１または２キャッシュ行を追加してキャッシュに読み込む。 - 特許庁

How lines of each group are registered in a cache 35 are set in a registration policy definition table 360.例文帳に追加

また、各グループのラインをキャッシュ３５にどのように登録するかを登録ポリシー定義テーブル３６０に設定する。 - 特許庁

The memory cache may be configured to permit one or more page attributes of a page located at the matching address to be retrieved from the memory cache and not from the TLB, by further storing in each one of the cache lines a page attribute of the line of data stored in the cache line.例文帳に追加

メモリキャッシュは、適合アドレスに配置されたページの１つまたは複数のページ属性を、ＴＬＢからではなく、メモリキャッシュから検索できるように構成されることができ、これは、キャッシュラインに記憶されたラインデータのページ属性を、キャッシュラインの夫々に更に記憶することによって行われる。 - 特許庁

Specifically, cache lines corresponding to registers used as base addresses are excluded from objects of replacement, and when the registers are overwritten, the corresponding cache lines are included as objects of replacement.例文帳に追加

具体的には、ベースアドレスとして使用したレジスタに対応するキャッシュラインを入れ替え対象から除外する制御を行い、当該レジスタに上書きが行われた場合に、対応するキャッシュラインを入れ替え対象とする制御を行う。 - 特許庁

In the system, data on all cache lines in caches 101-210 are written back into the main memory 310 and the cache lines are invalidated at the time of a check point so that the omission of the preservation of data before rewriting does not occur.例文帳に追加

そして、この発明のシステムでは、書き換え前のデータの保存漏れが起きないように、チェックポイント時に、キャッシュ１１０〜２１０内のすべてのキャッシュライン上のデータを主メモリ３１０に書き戻させた後、このキャッシュラインを無効化させる。 - 特許庁

To provide a method and system for precisely tracking lines evicted from a region coherence array (RCA) without requiring eviction of the lines from a processor's cache hierarchy.例文帳に追加

プロセッサのキャッシュ階層からのラインの追い出しを必要とせずに、領域コヒーレンス配列（ＲＣＡ）から追い出されたラインを正確に追跡する方法およびシステムを提供する。 - 特許庁

The projector reads lines of an image before correction in the unit of blocks from a DRAM in an oblique direction and stores the result to a cache memory.例文帳に追加

プロジェクタは、補正前の画像のラインをＤＲＡＭから斜め方向にブロック単位で読み込み、キャッシュメモリに格納する。 - 特許庁

Further, a remote page invalidation circuit 150 issues a command for removing the whole cache lines belonging to a page of a node from a CPU cache of the node according to the notice received from other nodes.例文帳に追加

前者で指定されたページに初期化等のための書込みが起こった際には、他のノードからのライン転送を抑止し、他のノードのキャッシュ上のデータを無効化する手段を設ける。 - 特許庁

Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line.例文帳に追加

マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。 - 特許庁

Data is partitioned along appropriate lines, such as by account, so that a data cache stores mostly unique information and receives only the invalidation messages necessary to maintain that data cache.例文帳に追加

本発明では、データは、アカウントごとになどの適切な線に沿って領域化され、その結果、データキャッシュは、主に一意の情報を格納し、そのデータキャッシュを維持するために必要な無効メッセージだけを受信する。 - 特許庁

In one of the preferred implementations, it further contains a processor (P), which requests a single line in the line group and, in case the line does not exist in the cache memory and more than two lines in the line group are not possessed, copies the lines of more than two into the cache memory.例文帳に追加

好ましい態様によれば、プロセッサ（Ｐ）をさらに含み、プロセッサがライン・グループ内の単一のラインを要求し、そのラインがキャッシュ・メモリ内に存在せず、そのライン・グループ内の２つ以上のラインが所有されていない場合に、その２つ以上のラインをキャッシュ・メモリにコピーする。 - 特許庁

After wiping out all lines in a dirty state existing on a cache memory 2 to a memory module 4a, a processor 1 switches a main memory controller 3 to a copy mode, and issues write invalidating byte enable to one word in all the lines of a copy area, and stores all the lines of the copy area in the dirty state in the cache memory 2.例文帳に追加

キャッシュメモリ２上に存在するダーティ状態のラインをすべてメモリモジュール４ａへ掃き出した後、プロセッサ１はメインメモリ制御装置３を複写モードに切り替えて、バイトイネーブルを無効化したライトを複写領域の全ライン内の１ワードに対して発行し、キャッシュメモリ２に複写領域の全ラインをダーティ状態で格納する。 - 特許庁

A semiconductor integrated circuit is provided with a cache memory comprising a DRAM, in which plural memory cells are placed in rows at the intersections of plural word lines and plural bit lines and microprocessors.例文帳に追加

半導体集積回路１１は、複数のワード線と複数のビット線との各交差部分に複数のメモリセルが行列状に配設されたＤＲＡＭから成るキャッシュメモリ１５と、マイクロプロセッサ１３とを備えている。 - 特許庁

When another CPU or node in the system issues a read request to the corresponding address and a cache snoop result in the system is unchanged, data are read out of cache lines in the temporary ineffective state.例文帳に追加

システム内の他のＣＰＵ４００もしくはノード６００から該当アドレスに対して読み出し要求が発行され、かつシステム内のキャッシュスヌープ結果が未変更の場合は仮無効状態のキャッシュラインからデータを読み出す。 - 特許庁

The directory can be coupled to multiple caching agents via an interconnect, and be configured to store entries associated with cache lines.例文帳に追加

ディレクトリは、相互接続を介して複数のキャッシング・エージェントに結合され、キャッシュ・ラインに関連するエントリを格納するように構成されてもよい。 - 特許庁

The prefetch logic may transfer two or more cache lines from an open page in the DRAM to the SRAM, at least in a part, based on the prefetch hint.例文帳に追加

このプリフェッチロジックは、少なくとも部分的にプリフェッチヒントに基づいて、ＤＲＡＭのオープンページからＳＲＡＭに２つ以上のキャッシュラインを転送し得る。 - 特許庁

A cache memory 6 comprises: a data storage part 16 having lines including four words (Word0, Word1, Word2, and Word3); and a tag storage part 14 for storing a tag identifying each line.例文帳に追加

キャッシュメモリ６は、４つのワード（Word0,Word1,Word2,Word3）を含むラインを有するデータ格納部１６と、各ラインを識別するタグを格納するタグ格納部１４を備える。 - 特許庁