「clock drivers」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The multiple clock drivers are arranged around a chip region in the X-axis and Y-axis directions, and receives and outputs clock signals.例文帳に追加

多数のクロックドライバはチップ領域の周囲にＸ軸及びＹ軸方向に配置されてクロック信号を受信して出力する。 - 特許庁

To drive an LCD cooperatively by various external LCD drivers which differ in clock frequency.例文帳に追加

クロック周波数の異なる種々の外部ＬＣＤドライバを接続して連携してＬＣＤを駆動する。 - 特許庁

An MPU 1 has clock output terminals for the specified number of channels, and from among them, a clock terminal CLK2 for a specified channel is connected in common to the clock input terminals of a plurality of motor drivers 5b and 5c.例文帳に追加

ＭＰＵ１は所定チャンネル数のクロック出力端子を有し、うち、所定チャンネルのクロック端子ＣＬＫ２は複数のモータドライバ５ｂ，５ｃのクロック入力端子に共用接続される。 - 特許庁

Two drivers 60 drive clock pulses 1, ϕ2, respectively, and the output terminals 63 of the respective drivers are respectively connected to a ϕ1 terminal 11 and a ϕ2 terminal 12.例文帳に追加

２個のドライバ６０は、クロックパルスφ１，φ２を駆動するものであり、各ドライバの出力端子６３は、φ１端子１１，φ２端子１２にそれぞれ接続されている。 - 特許庁

A Dixon charge pump circuit features clock drivers CD1 and CD2 that supply coupling capacitors C1 to C3 with clock pulses.例文帳に追加

ディクソン型のチャージポンプ回路において、結合コンデンサＣ１〜Ｃ３にクロックパルスを供給するクロックドライバーＣＤ１，ＣＤ２に特徴を有するものである。 - 特許庁

A VGA part encodes a serial image display signal and a clock signal by using a serial protocol, to export them to the drivers.例文帳に追加

ＶＧＡ部がシリアルプロトコルを用いてシリアル画像表示信号とクロック信号を符号化しドライバにエクスポートする。 - 特許庁

The output signal of each of clock drivers 70, 80 and 90 is applied individually to other ends of the coupling capacitors C1, C2 and C3.例文帳に追加

結合コンデンサＣ１，Ｃ２，Ｃ３の他端には、それぞれクロックドライバー７０，８０，９０の出力が印加される。 - 特許庁

An exclusive excess region is not required to be provided for a clock drive forming region, clock drivers are dispersedly arranged in a circuit device and regulated in drive capacity, by which clock skew can be lessened, and electromagnetic noises can be absorbed by upper wirings when the clock drivers are in operation.例文帳に追加

クロックドライバ形成領域のために専用の余分の領域を設ける必要がなく、またクロックドライバが回路装置内に分散して配置されるため、この駆動能力調整によりクロックスキューを低減でき、またクロックドライバ動作時において、電磁ノイズを上層の配線により吸収することができる。 - 特許庁

A time-elapsed deterioration detection circuit 20 operates by the clock signal CLK propagated from the clock propagation driver 11 in operating the state among the clock propagation drivers 11 and 12, and detects own delay deterioration.例文帳に追加

経時劣化検出回路20は、クロック伝搬ドライバ11及び12の内で動作状態にある一方のクロック伝搬ドライバ11から伝搬されたクロック信号CLKにより動作して自分自身の遅延劣化を検出する。 - 特許庁

More specifically, the rise time and fall time of clock pulses CLK and CLKB are lengthened to the extent that the outputs of the clock drivers CD1 and CD2 do not resonate.例文帳に追加

すなわち、クロックドライバーＣＤ，ＣＤ２の出力が共振しない程度にクロックパルスＣＬＫ，ＣＬＫＢの立上がり時間／立下り時間を長くしたものである。 - 特許庁

The timing controller generates the output clock signals so that phases of the output clock signals corresponding to the adjoining source driver in a plurality of source drivers do not overlap one another.例文帳に追加

タイミングコントローラは、複数のソース駆動器の中で隣接するソース駆動器に対応する出力クロック信号の位相が重ならないように出力クロック信号を生成する。 - 特許庁

This display includes: a number of source drivers; and a timing controller to generate a number of output clock signals respectively matching those source drivers to supply data signals respectively to them in synchronizing with the output clock signals.例文帳に追加

ディスプレイ装置は、複数のソース駆動器、そして複数のソース駆動器に各々対応する複数の出力クロック信号を生成し、複数の出力クロック信号に同期して複数のソース駆動器に各々データ信号を供給するタイミングコントローラを含む。 - 特許庁

The distribution network is arranged in the chip region in a lattice-like form in the X-axis and Y-axis directions, and receives the clock signals outputted from the clock drivers to transmit them to circuit elements in the chip region.例文帳に追加

分配網はチップ領域にＸ軸及びＹ軸方向に格子状に配置されて、クロックドライバから出力されるクロック信号を受信してチップ領域の回路素子に伝送する。 - 特許庁

In one embodiment, the array comprises a plurality of local clock drivers each controlling image data read out from a part of photosensors 10.例文帳に追加

１実施形態では、アレイは複数のローカルクロックドライバを含み、各クロックドライバは一部のフォトセンサ１０から読出した画像データを制御する。 - 特許庁

The display driving system is provided with a means for monitoring data drivers, which can monitor changes in the states of data drivers 300 while a timing controller 100 processes a clock signal and a data signal transmitted through an interface 200 and supplies processed signals to a display panel, such that the state change of the data drivers 300 can be fed back to the timing controller.例文帳に追加

本発明は、タイミング制御部でインターフェース部を通じて伝送されるクロック信号とデータ信号を処理して、ディスプレイパネルに供給する間に、データ駆動部の状態変化をモニタリングしてタイミング制御部にフィードバックできるようにしたモニタリング手段が具備された。 - 特許庁

Each of the column drivers CD1 to CD8 is connected to either of the two clock output ports via clock lines CLK1 or CLK2 of L character-type wiring, and respective data output ports are connected to all of a plurality of drivers via data lines DA of T character-type wiring.例文帳に追加

コラムドライバＣＤ１〜ＣＤ８の各々は、その２つのクロック出力ポートのいずれか片方にＬ字形配線のクロック線ＣＬＫ１またはＣＬＫ２を介して接続し、データ出力ポートの各々はＴ字型配線のデータ線ＤＡを介して複数のドライバの全てに接続する。 - 特許庁

To enable a liquid crystal display device to perform sure data transfer having no phase shift and to reduce power consumption by providing liquid crystal drivers which are cascaded and by generating a clock signal synchronized with display data in all liquid crystal drivers.例文帳に追加

カスケード接続された液晶ドライバを備え、表示データに同期したクロック信号を各液晶ドライバ全てで生成することで、位相のずれの無い確実なデータ転送と、低消費電力化を可能とする。 - 特許庁

When a part of photosensors 10 are selected for specified conditions, only clock drivers related to the selected photosensors 10 are operated.例文帳に追加

所与の状況に対して一部のフォトセンサ１０が選択されると、この選択されたフォトセンサ１０に関連するクロックドライバだけが作動される。 - 特許庁

The placing position is limited such that the clock drivers 13 and 14 generating the CTS are contained only in an area 3 and the end of the H-Tree is connected with the clock drivers 13 and 14 generated by the CTS simultaneously with placement or through simple unidirectional routing.例文帳に追加

ＣＴＳで生成するクロックドライバ１３および１４を領域３内にのみ収めるように配置位置を制限し、Ｈ−Ｔｒｅｅ１５の末端と、ＣＴＳにより生成したクロックドライバ１３および１４との接続は、配置と同時に接続されるかまたは一方向のみ等の単純な配線で接続されるようにしておく。 - 特許庁

A clock driver forming region 3 is arranged so as to form clock drivers overlapping with a ring wiring 1 and a mesh wiring 2 arranged extending over a semiconductor substrate region in a plane view.例文帳に追加

半導体基板領域上にわたって延在して配置されるリング配線（１）およびメッシュ配線（２）と平面図的に見て重なり合うようにクロックドライバを形成するクロックドライバ形成領域（３）を配置する。 - 特許庁

The first logic receives a clock signal, and a first portion of a memory address of a memory array decodes the first portion of the memory address, and applies the clock signal to a selected group of wordline drivers associated with the memory array.例文帳に追加

第１のロジックは、クロック信号を受信し、メモリアレイのメモリアドレスの第１の部分はメモリアドレスの第１の部分を復号し、クロック信号をメモリアレイに関連付けられた選択されたワードラインドライバのグループに印加する。 - 特許庁

A clock frequency control part 25 individually controls the exposure scanning clocks of AOM drivers 15R, 15G, and 15B which drive the AOMs.例文帳に追加

そして、これらのＡＯＭを駆動するＡＯＭドライバ１５Ｒ・１５Ｇ・１５Ｂに対して、その露光走査クロックを、クロック周波数制御部２５によってそれぞれ別々に制御する。 - 特許庁

In a display device, each of column drivers CD1 to CD8 drives a display panel based on a clock signal and a picture data signal from a timing controller 10.例文帳に追加

表示装置において、コラムドライバＣＤ１〜ＣＤ８の各々は、タイミングコントローラ１０からのクロック信号および画像データ信号に基づき、表示パネルを駆動する。 - 特許庁

An output is provided with a data output control circuit 25 which converts the divided display data D into serial data and outputs them to a next source drivers S in synchronism with a clock signal for synchronization out of phase with the clock signal SCKA for transfer.例文帳に追加

出力部に、転送用クロック信号ＳＣＫＡと位相の異なる同期用クロック信号ＳＣＫＢで同期を取って、分割された表示データＤをシリアルデータに変換して次のソースドライバＳに出力するデータ出力コントロール回路２５を設ける。 - 特許庁

In the aligner equipped with a plurality of PWM motor drivers, PWM clock oscillators are not separately provided, an external or master/slave feed means is provided, and a means is provided which carries out PWM through a common clock or a clock where frequency is kept the same, but phase is set different for each driver.例文帳に追加

複数のＰＷＭ変調モータードライバーを有する露光装置において、ＰＷＭ変調用クロック発振器は個別に持たずに、外部あるいはマスタースレーブ供給手段を設け、共通クロックあるいは周波数は等しく位相がドライバーごとに異なるクロックによりＰＷＭ変調を行う手段を設ける。 - 特許庁

As laser drivers 38-40 modulate the laser beams in accordance with image signals inputted in synchronism with the clock signals 35-37, the laser beams having different wavelengths are modulated by different timings.例文帳に追加

レーザドライバ38から40は、クロック信号35から37に同期して入力される画像信号によりレーザビームを変調するので、各波長のレーザビームは異なるタイミングで変調されることになる。 - 特許庁

The multiple clock drivers increase driving power thereof as they approach the center parts of the respective sides of the chip region, and reduce the driving power as they approach the end points of the respective sides of the chip region.例文帳に追加

多数のクロックドライバはチップ領域の各辺の中心部に近づくほどドライビング能力が大きく、チップ領域の各辺の最終点に近づくほどドライビング能力が小さい。 - 特許庁

To provide a display device whose power consumption is reduced and in which a display defect is prevented from being generated by stopping clock pulses which are supplied to drivers in a non-display period when display is not performed.例文帳に追加

表示をしない期間にドライバに供給するクロックパルスを非表示期間に停止することにより、消費電力を低減し表示欠陥を防止した表示装置を提供することを目的とする。 - 特許庁

The data processing part receives data, converts the received data, and distributes the converted data to each of the multiple display drivers by a point-to-point method, based on the first clock.例文帳に追加

データ処理部は、データを受信するとともに、該受信されたデータを変換し、かつ、該変換されたデータを第１クロックに基づいて、多数のディスプレイドライバーのそれぞれにポイントツーポイント方式で分配する。 - 特許庁

Clock signals CK, video data signals R/G/B and source driver start pulse signals SPI are cascade-connected between first to eighth source dirvers in which eight source drivers LSI1 are cascade-connected.例文帳に追加

クロック信号ＣＫ、映像データ信号Ｒ・Ｇ・Ｂ、及びソースドライバ用スタートパルス信号ＳＰＩが、８個のソースドライバＬＳＩ１が縦続接続された第１〜第８ソースドライバ間でカスケード接続されている。 - 特許庁

In a state the prescribed word line WL is activated, the column selector 12 sequentially selects predetermined writing control circuits WC for each one clock, and the selected writing control circuits WC activate the corresponding write drivers for a period of one clock or more.例文帳に追加

カラムセレクタ１２は、所定のワード線ＷＬが活性化された状態で、１クロックごとに所定の書き込み制御回路ＷＣを順次選択し、選択された書き込み制御回路ＷＣは、１クロック以上の期間に亘って対応するライトドライバＷＤを活性化させる。 - 特許庁

A control section 3 transmits a serial communication enable signal EN and a serial clock signal CL generated therein to each of an LCD display drivers 2a to 2n being a plurality of circuits to be controlled through a shared serial communication enable line 4a and a shared serial clock line 4b, respectively.例文帳に追加

制御部３で発生したシリアル通信許可信号ＥＮおよびシリアルクロック信号ＣＬとを複数の被制御回路であるＬＣＤ表示ドライバ２ａ乃至２ｎの各々に対し共用のシリアル通信許可ライン４ａおよび共用のシリアルクロックライン４ｂによりそれぞれ共通伝送する。 - 特許庁

This semiconductor integrated circuit is equipped with a counter 30 for counting the number of pulses of a clock signal and a decoder 11 for selecting any one of the drivers in accordance with a count signal which is output from the counter 30.例文帳に追加

この半導体集積回路は、クロック信号のパルス数をカウントするカウンタ３０と、カウンタ３０から出力されるカウント信号に基づいて、複数のドライバの内のいずれか１つを選択するデコーダ１１とを具備する。 - 特許庁

To provide a display device in which the saving of power consumption as the whole display device is attached by reducing power consumption by stopping clock pulses to be supplied to drivers in a period when display is not performed.例文帳に追加

表示をしない期間にドライバに供給するクロックパルスを停止することにより、消費電力を低減し表示装置全体として省消費電力化を図った表示装置を提供することを目的とする。 - 特許庁

The drive system of the display is provided with a plurality of synchronous read/write memories which are made to be a buffer for access to the frame, an image signal generator which processes a digital image, a clock controller which is used as a memory and performs clock control, and a plurality of data drivers which receive the image data and display the same on the display.例文帳に追加

このディスプレイの駆動システムはフレームにアクセスするバッファとされる複数の同期読み書きメモリと、ディジタル画像を処理する画像信号ジェネレータと、メモリとして使用されると共にクロックコントロールを行なうクロックコントローラと、画像データを受け取りディスプレイに表示させる複数のデータドライバと、を具えている。 - 特許庁

A transmission interface circuit 14 transmits the luminance data DR, DG and DB of the corresponding colors, for which the timings are controlled by the timing control section 12, to the data drivers 306 together with a synchronization clock CLK via the common bus 309.例文帳に追加

送信インタフェース回路１４は、タイミング制御部１２によりタイミングが制御された各色の輝度データＤＲ、ＤＧ、ＤＢを、同期クロックＣＬＫとともに共通のバス３０９を介して複数のデータドライバ３０６に対し送信する。 - 特許庁

The driver includes a plurality of gate lines that transmit gate signals, and first and second gate drivers that are respectively connected to odd-numbered and even-numbered gate lines among the plurality of gate lines and generate the gate signals, based on a plurality of clock signals, wherein two adjacent clock signals among the plurality of clock signals have a phase difference equal to or greater than 180° and smaller than 360°.例文帳に追加

本発明による表示装置の駆動装置は、ゲート信号を伝達する複数のゲート線、そしてゲート線のうち奇数番目及び偶数番目のゲート線に各々接続され、複数のクロック信号に基づいて前記ゲート信号を生成する第１及び第２ゲート駆動部を含み、複数のクロック信号のうち隣接する二つのクロック信号の位相差は、１８０゜以上３６０゜未満である。 - 特許庁

A data transfer circuit for simultaneously transferring data D1-D4 outputted sequentially from a body 9 of the superconducting single magnetic flux quantum circuit to latch type drivers 12-1 to 12-4 is composed of a demultiplexer 10, RS flip-flops 11-1 to 11-4, an SFQ pulse multiplexing circuit 13, a clock generating source 14 and a clock generating circuit 15.例文帳に追加

デマルチプレクサ１０とＲＳフリップフロップ１１−１〜１１〜４とＳＦＱパルス合流回路１３とクロック発生源１４とクロック発生回路１５とで、超伝導単一磁束量子回路本体９から順に出力されるデータＤ１〜Ｄ４を同時にラッチ型ドライバ１２−１〜１２−４に転送するデータ転送回路を構成する。 - 特許庁

The phase of a strobe signal corresponding to each of a plurality of comparators is adjusted on the basis of the clock signal of one driver, and the phase of the clock signal corresponding to each of a plurality of drivers corresponding to each of the plurality of comparators is adjusted on the basis of each of a plurality of strobe signals whose phase is adjusted.例文帳に追加

一のドライバのクロック信号を基準にして複数のコンパレータのそれぞれに対応するストローブ信号の位相を調整した後、位相調整が終了した複数のストローブ信号のそれぞれを基準にして、複数のコンパレータのそれぞれに対応させた複数のドライバのそれぞれに対応するクロック信号の位相を調整する。 - 特許庁

The digital processing circuits 106a-106d are identical circuits operating synchronously with a clock signal inputted from the clock generating section 101 to the processing section 104, and control motors 100a-100d through drivers 110a-110d by receiving rotation of the motors 100a-100d through respective rotation detectors 108a-108d.例文帳に追加

デジタル処理回路１０６ａ〜１０６ｄは、それぞれ同一の回路であり、クロック発生部１０１から処理部１０４に対して入力されたクロック信号に同期して動作し、それぞれ回転検出器１０８ａ〜１０８ｄを介してモータ１００ａ〜１００ｄの回転を受け入れ、ドライバ１１０ａ〜１１０ｄを介してモータ１００ａ〜１００ｄを制御する。 - 特許庁

To match the start time of valid data to be input to a source driver on the latter stage side with the fetch time even when a source driver having an output number such that final data is not ended in a frequency dividing clock unit is included in a plurality of cascade-connected source drivers.例文帳に追加

カスケード接続される複数のソースドライバにおいて、最終データが分周クロック単位で終わらない出力数のソースドライバが含まれる場合であっても、後段側のソースドライバに入力される有効データのタイミングと取り込みタイミングとを合わせること。 - 特許庁

In addition, the charge pump circuit uses negative boosting voltage -VDD generated in a node d of the initial stage as gate voltage to turn on a MOS transistor which outputs high levels of second and fifth clock drivers 42, 52 in a negative boosting charge pump circuit 200A.例文帳に追加

また、マイナス昇圧チャージポンプ回路２００Ａにおいて、初段のノードｄに生成された負の昇圧電圧−ＶＤＤを用いて、第２及び第５のクロックドライバー４２，５２の高レベルを出力するＭＯＳトランジスタをオンさせるためのゲート電圧として用いる。 - 特許庁

The display device includes: a display panel; a timing controller for providing a master clock signal, digital data, and a driving instruction signal; and a data line driving unit having a plurality of data drivers each of which receives the master clock signal, receives and stores the digital data, creates a driving signal from the digital data stored, and provides the corresponding driving signal to the display panel.例文帳に追加

表示パネルと、マスタークロック信号、デジタルデータ及び駆動指示信号を提供するタイミングコントローラと、それぞれマスタークロック信号を受信し、デジタルデータを受信及び保存し、保存されたデジタルデータによる駆動信号を生成し、対応する駆動信号を表示パネルに提供する複数のデータドライバを備えるデータライン駆動部と、を備えることを特徴とするディスプレイ装置。 - 特許庁

A data latch output circuit which is the input part of cascaded source drivers 1 constituting a source driver group S and converts display data into parallel data is so provided that the display data D are divided and inputted with both rising and falling edges of the clock signal SCKA for transfer.例文帳に追加

ソースドライバＳ群を構成する縦続接続された各ソースドライバ１の入力部である、表示データＤをパラレルデータに変換するためのデータラッチ出力回路２４を、転送用クロック信号ＳＣＫＡの立ち上がりと立ち下がりの両エッジで表示データＤを分割して取り込むように設ける。 - 特許庁

The charge pump circuit uses positive boosting voltage 2VDD generated in a node (a) of the initial stage as gate voltage to turn on a MOS transistor which outputs high levels (VDD) of first, third and fourth clock drivers 41, 43, 51 in a positive boosting charge pump circuit 100A.例文帳に追加

本発明のチャージポンプ回路は、プラス昇圧チャージポンプ回路１００Ａにおいて、初段のノードａに生成された正の昇圧電圧２ＶＤＤを用いて、第１、第３及び第４のクロックドライバー４１，４３，５１の高レベル（ＶＤＤ）を出力するＭＯＳトランジスタをオンさせるためのゲート電圧として用いる。 - 特許庁