「clock polarity」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

An output control part generates the first signal and the second signal in response to the main clock signal, a polarity inversion signal for controlling the polarity of the voltage of color data outputted to the panel, and a first clock signal.例文帳に追加

出力制御部は前記メインクロック信号、パネルに出力されるカラーデータの電圧の極性を制御する極性反転信号及び第１クロック信号に応答して前記第１信号及び前記第２信号を発生する。 - 特許庁

The device is composed to create a polarity modulation signal MLRCK including bi-phase modulated additional information bit by a transfer clock BCLK, and transmit the polarity modulated signal MLRCK in timing of the transfer clock using a polarity signal line.例文帳に追加

転送クロックＢＣＬＫによりバイフェーズ変調した付加情報ビットを含む極性変調信号ＭＬＲＣＫを生成し、この極性変調信号ＭＬＲＣＫを、極性信号線を用いて転送クロックのタイミングで伝送する構成とした。 - 特許庁

This system has a transmission circuit 20 that transmits data, a clock specifying a reception timing of the data and a clock polarity signal specifying a leading or trailing of the clock and a reception circuit 30 that receives the data from the transmission circuit 20 at an edge of the clock on the basis of the clock polarity signal.例文帳に追加

本装置は、データとデータの取り込みタイミングを規定するクロックとクロックの立ち上がりまたは立ち下がりを規定するクロック極性信号とを送信する送信回路と、この送信回路からのデータを、クロック極性信号に基づいて、クロックのエッジで取り込む受信回路とを有することを特徴とする装置である。 - 特許庁

The microcomputer which has a central processing unit, a means for controlling memories, and a clock control unit, outputs a clock provided through the clock control unit to an outside of the microcomputer as an outside clock, and also outputs the outside clock after inverting the polarity to the outside of the microcomputer.例文帳に追加

中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。 - 特許庁

When one phase video signal synchronized with a basic clock CLK1 is inputted to a video signal line 73 and a video signal of a positive polarity is written in the pixel of a nth block, a scanning line 34 is selected by a polarity selecting circuit 65 controlled by a polarity signal POLU with timing corresponding to nth block.例文帳に追加

基本クロックCLK1に同期した１相ビデオ信号をビデオ信号線73に入力して第ｎブロックの画素に正極性のビデオ信号を書き込む場合、第ｎブロック目に相当するタイミングで極性信号POLUで制御された極性選択回路65で、走査線34を選択する。 - 特許庁

The binarizing part 14 and the sampling part 15 determine the polarity of IF signals, perform sampling by a fixed clock and generate digital signals.例文帳に追加

二値化部１４とサンプリング部１５は、ＩＦ信号の極性を判定し、一定クロックでサンプリングしてディジタル信号を生成する。 - 特許庁

To provide a plasma display panel (PDP) coping with a rise of a clock frequency and individually adjusting the widths of negative polarity pulses to be applied to scanning electrodes.例文帳に追加

クロック周波数の上昇に対処でき、且つ走査電極に印加する負極性パルスの幅を個別に調整できるＰＤＰを提供する。 - 特許庁

Each register has input terminals D and Dx which have positive polarity and negative polarity, respectively, is synchronized with a clock CLK and latches inputs from the input terminals, respectively.例文帳に追加

各レジスタは、正極性および負極性のそれぞれの入力端子Ｄ，Ｄｘを持ち、クロックＣＬＫに同期して前記入力端子からの入力をそれぞれラッチする。 - 特許庁

An accumulation unit 43 starts the accumulation of the variation Db(n) in order from the sampling clock of a corresponding later phase in the case where its polarity is not varied, and initializes a cumulative value S(n) in the case where the polarity is varied.例文帳に追加

累積部４３は、変化量Ｄｂ(ｎ)をその極性が変化しない場合に対応する位相が遅い方から順に累積し、その累積値Ｓ(ｎ)を前記極性が変化した場合に初期化する。 - 特許庁

The rising edge of the charge clock and the falling edge of the charge clock are provided in a period with positive or negative polarity of the voltage between the plurality of the pixel electrodes and the counter electrode.例文帳に追加

複数の画素電極と前記対向電極との間の電圧の極性が正極性及び負極性の各極性の期間に、前記チャージクロックの立ち上がりエッジ及び前記チャージクロックの立ち下がりエッジを有する。 - 特許庁

Thus, clock signals having a fixed polarity are inputted to a liquid crystal display device while eliminating the operations normally required for a conventional method in which clock signal polarities are switched in accordance with the scanning direction by the controller IC.例文帳に追加

これにより従来と比較して、コントローラＩＣにて走査方向別にクロック信号極性を切替えていた動作をやめて、液晶表示装置に対して固定極性のクロック信号入力が可能となる。 - 特許庁

In a shift register 3, a shift clock pulse inputted to a shift clock pulse input terminal 1 is timely shifted to generate four shift clocks synchronizing with a dot clock pulse inputted to a dot clock pulse input terminal 2, and also generate four shift clock pulses of the inverse polarity by inverters 4a-4d.例文帳に追加

シフトクロックパルス入力端子１に入力されたシフトクロックパルスをシフトレジスタ３において、ドットクロック入力端子２に入力されたドットクロックごとに時間的にずれたシフトクロックを４個発生させ、インバータ４ａ〜４ｄによって極性が反対のシフトクロックパルス４個を発生させる。 - 特許庁

When signal amplitude is reduced by increase in recording density and therefore a signal is subjected to intersymbol interference, a polarity changing point of a reproduction signal at the relevant portion is significantly shifted from a polarity changing point to be originally obtained, thereby a phase error increases and consequently a reference clock may be hard to be normally generated.例文帳に追加

高記録密度化によって信号振幅が小さく符号間干渉を受けた場合、その部分の再生信号の極性変化点は本来得られるべき極性変化点から大きくずれて、位相誤差が大きくなり正常に基準クロックを生成することが困難となる場合がある。 - 特許庁

After a lapse of a predetermined time, succeeding conduction means (SW222) controlled by a clock signal (CLK2) makes an output signal line of a third circuit (213), which has the positive polarity, and an output signal line of a fourth circuit (214), which has the negative polarity, electrically conductive with each other.例文帳に追加

所定時間経過後に、クロック信号（ＣＬＫ２）により制御される後続導通手段（ＳＷ２２２）は、正極性を有する第３回路（２１３）の出力信号線と、負極性を有する第４回路（２１４）の出力信号線とを導通させる。 - 特許庁

Preceding conduction means (SW221) controlled by a clock signal (CLK1) makes an output signal line of a first circuit (211), which has positive polarity of a potential higher than a reference potential, and an output signal line of a second circuit (212), which has negative polarity of a potential lower than the reference potential, electrically conductive with each other.例文帳に追加

クロック信号（ＣＬＫ１）により制御される先行導通手段（ＳＷ２２１）は、基準電位より高い電位である正極性を有する第１回路（２１１）の出力信号線と、基準電位より低い電位である負極性を有する第２回路（２１２）の出力信号線とを導通させる。 - 特許庁

After a lapse of a predetermined time, a succeeding conduction means (SW23) which is controlled in response to a clock signal (CLK2) makes an output signal line corresponding to a third circuit (63) which has the positive polarity and an output signal line corresponding to a fourth circuit (64) which has the negative polarity electrically conductive with each other.例文帳に追加

所定時間経過後に、クロック信号（ＣＬＫ２）により制御される後続導通手段（ＳＷ２３）は、正極性を有する第３回路（６３）の出力信号線と、負極性を有する第４回路（６４）の出力信号線とを導通させる。 - 特許庁

A preceding conduction means (SW13) which is controlled in response to a clock signal (CLK1) makes an output signal line corresponding to a first circuit (61) which has positive polarity of a potential higher than a reference potential and an output signal line corresponding to a second circuit (62) which has negative polarity of a potential lower than the reference potential electrically conductive with each other.例文帳に追加

クロック信号（ＣＬＫ１）により制御される先行導通手段（ＳＷ１３）は、基準電位より高い電位である正極性を有する第１回路（６１）の出力信号線と、基準電位より低い電位である負極性を有する第２回路（６２）の出力信号線とを導通させる。 - 特許庁

Then, by exclusive OR circuits 24 and 25 and a masking circuit 28, the phase information of the sampling clock 102 is extracted from the relation of the polarity of the data of the intermediate point and the polarity of the data of an original sampling point and outputted through an LPF 30 to a VCO 40 as an APC voltage 103.例文帳に追加

そして、排他的論理和回路２４、２５、マスク回路２８により、その中間点のデータの極性と元のサンプリング点のデータの極性の関係からサンプリングクロック１０２の位相情報を抽出しＬＰＦ３０を介してＡＰＣ電圧１０３としてＶＣＯ４０に出力する。 - 特許庁

The signal transmission system includes: an information processor which encodes transmission data into a code not including a DC component and having the polarity inverted at every half period of a clock and superposes the code on a DC supply power to transmit the code; and the interface device which detects a polarity inversion period of a signal received from the information processor and is capable of reproducing the clock on the basis of the detection result.例文帳に追加

直流成分を含まず、かつ、クロックの半周期毎に極性が反転する符号に送信データを符号化し、直流電源に重畳して伝送する情報処理装置と、情報処理装置から受信した信号の極性反転周期を検出し、検出結果に基づいてクロックを再生することが可能なインターフェース装置と、を有する信号伝送システムが提供される。 - 特許庁

A reference clock signal CK has its frequency divided by a D latch 10 to generate a frequency-divided clock signal CK1, and a D latch 11 having the opposite edge polarity to that of the D latch 10 generates a phase- shifted clock signal CK2 which is 90° out of phase by dividing the frequency of the reference clock signal CK.例文帳に追加

基準クロック信号ＣＫをＤラッチ１０により分周することで分周クロック信号ＣＫ１を生成し、Ｄラッチ１０とはエッジの極性が逆のＤラッチ１１によって基準クロック信号ＣＫを分周することで、位相が９０度異なる移相クロック信号ＣＫ２を生成する。 - 特許庁

The counter 11 resets a count value for each changing of the polarity of the EFM signal, counts each EFM clock period of the EMF signal by the counter clock of a frequency higher than the EFM signal, and sequentially transfers count values to an FIFO 12.例文帳に追加

カウンタ１１は、ＥＦＭ信号の極性が変化する毎にカウント値をリセットし、ＥＦＭ信号よりも高周波のカウンタクロックで、ＥＦＭ信号の各ＥＦＭクロック期間をカウントし、カウント値を順次ＦＩＦＯ１２に転送する。 - 特許庁

When detecting an inversion of a voltage polarity of the commercial AC power source 1 within the capture periods, a clock time adjustment part 13 advances clock time to be timed by the timer counter 11 by a unit of time and instructs the period setup counter 12 to start a time-limiting of the next stepping-time.例文帳に追加

時刻調整部１３は、捕捉期間内で商用交流電源１の電圧極性の反転が検出されると、計時カウンタ１１が計時する時刻を単位時間だけ進め、さらに、期間設定カウンタ１２に次の歩進時間の時限開始を指示する。 - 特許庁

The clock signal reproduced from a clock signal track reflects rotation run-out of a spindle motor in a disk apparatus and the rotation run-out is used as a trigger to highly accurately synchronize arrangement of an effective region of the patterned medium with the timing of recording magnetic field polarity inversion.例文帳に追加

クロック信号トラックから再生されるクロック信号は、ディスク装置におけるスピンドルモータの回転ムラを反映しており、これをトリガーとして用いることによりパターン媒体の有効領域の配列と記録磁界極性反転のタイミングを高精度にリアルタイムで同期をとる。 - 特許庁

A multiplier 3 re-inverts bits (at every other bit) inverted at the time of Manchester encoding in transmission signals by a clock signal reproduced by a clock reproduction circuit 2, and a signal whose polarity is identical with the original data signal of a transmission side is obtained.例文帳に追加

クロック再生回路２によって再生されたクロック信号によって、掛け算器３が、伝送信号のうち、マンチェスタ化する時に反転されているビット（１つおき）を再反転して、送信側の元のデータ信号と同じ極性の信号を得る。 - 特許庁

The input current directional signal 11 and the input voltage polarity signal 12 are inputted into an XOR circuit 13, an output clock of a clock oscillator 14 and the output of the XOR circuit 13 are inputted into an AND circuit 15, and a phase difference signal 16 of the both signals 11, 12 is outputted.例文帳に追加

入力電流方向信号１１と入力電圧極性信号１２はＸＯＲ回路１３に入力され、クロック発振器１４の出力クロックとＸＯＲ回路１３の出力がＡＮＤ回路１５に入力され、両信号１１，１２の位相差信号１６が出力される。 - 特許庁

Responsive to the drift reaching the threshold and based upon the first drift rate, the implementation manipulates the audio clock to achieve a second drift rate having a smaller value and an opposite polarity from the first drift rate.例文帳に追加

ドリフトが閾値に達することに応答して、第１ドリフトレートに基づいて、この実装は、オーディオクロックを操作して、より小さい値および第１ドリフトレートと反対の極性を有する第２ドリフトレートを達成する。 - 特許庁

PWM signals of two levels are input to obtain a synchronous PWM signal synchronized to a clock signal and to obtain an edge detecting signal detecting an edge of a positive or negative polarity of the PWM signals of two levels.例文帳に追加

２レベルのＰＷＭ信号を入力して、クロック信号に同期させた同期ＰＷＭ信号を得るとともに、２レベルのＰＷＭ信号の正又は負の一方の極性のエッジを検出したエッジ検出信号を得る。 - 特許庁

Concerning digital input luminance data Yin, in a primary difference detecting circuit 10, an absolute value A and the polarity of a primary difference, which is the difference of data values between a certain pixel and a pixel preceding for one clock, are detected.例文帳に追加

１次差分検出回路１０で、デジタル入力輝度データＹｉｎにつき、ある画素と１クロック前の画素との間のデータ値の差分である１次差分の絶対値Ａと極性を検出する。 - 特許庁

A determination section 15 determines the polarity of the subtracted signal outputted from the subtraction section 12 in accordance with the data clock signal, and outputs the determination result as NRZ data.例文帳に追加

判定部１５は、データクロック信号に従って、減算部１２から出力される減算信号の極性を判定し、判定結果をＮＲＺデータとして出力する。 - 特許庁

In a secondary difference detecting circuit 20, an absolute value B and the polarity of a secondary difference, which is the difference in the absolute value A of the primary difference between a certain pixel and a pixel preceding for one clock, are detected.例文帳に追加

２次差分検出回路２０で、ある画素と１クロック前の画素との間の１次差分の絶対値Ａの差分である２次差分の絶対値Ｂと極性を検出する。 - 特許庁

The drive circuit of the STN liquid crystal display 500 comprises a sub-frame counter 510, an N clock counter 502, a frame counter 530, and a liquid crystal polarity reverse signal generating part.例文帳に追加

サブフレームカウンタ、Ｎクロックカウンタ、フレームカウンタ及び液晶極性反転信号発生部を備えることを特徴とするＳＴＮ液晶表示装置の駆動回路である。 - 特許庁

The shift register changes latched voltage signals Va and Vb to a voltage which exceeds a power supply voltage by charge pump circuits T7, T8, and C1-C4, switches the output stage transistors T9 and T11 to the power supply voltage using the changed voltage signals, and outputs the latch signals of the positive polarity and the negative polarity which are synchronized with a clock.例文帳に追加

ラッチした電圧信号Ｖａ，Ｖｂをチャージポンプ回路Ｔ７，Ｔ８，Ｃ１〜Ｃ４で電源電圧を超える電圧に遷移させ、この遷移させた電圧信号を利用して出力段トランジスタＴ９，Ｔ１１を電源電圧までスイッチしてクロックに同期した正極性および負極性のラッチ信号を出力する。 - 特許庁

The D flip-flop 13 outputs the logical level of the synchronous signal S10 input to a D input terminal at timing of the pulse signal S12 input to a clock terminal as a decision signal S13 for deciding the polarity of the synchronous signal S10.例文帳に追加

Ｄフリップフロップ１３は、クロック端に入力されるパルス信号Ｓ１２のタイミングにおいてＤ入力端に入力される同期信号Ｓ１０の論理レベルを、同期信号Ｓ１０の極性を判定する判定信号Ｓ１３として出力する。 - 特許庁

The semiconductor device includes: a transmission inductor under inductor coupling with the reception inductor; a transmitter which causes a current to flow in a direction corresponding to a polarity of data to the transmission inductor each time a clock used for transmitting data rises or falls; and the receiver.例文帳に追加

半導体装置は、受信インダクタとインダクタ結合する送信インダクタ、及びデータの伝送に用いるクロックの立ち上がりまたは立下りに毎に送信インダクタに対してデータの極性に対応する方向の電流を流す送信器と、上記受信器とを有する。 - 特許庁

Spurious components are reduced by summing up the polarity-inverted signal of the output signal of the circuit 16 and the output signal of the D/A converter 12, extracting changed amplitude components for every clock, and integrating the extracted changed amplitude components, thereby shaping a waveform.例文帳に追加

このサンプルホールド回路１６の出力信号の極性反転信号とＤ／Ａコンバータ１２の出力信号とを合算してクロック毎の振幅変化成分を抽出し、抽出した振幅変化成分を積分することで波形整形を行い、スプリアス成分を低減させる。 - 特許庁

The method includes a process to carry out an analogue-to-digital conversion with a high speed clock from a point crossing zero of analogue to a point crossing the next zero when dividing the ultrasonic analogue signal, and a process which quickly connects a memorized wave while matching a polarity when connecting the memorized wave by an unit of 180° or multiple of 180° while reproducing any low speed clock.例文帳に追加

超音波アナログ信号を分周する時、アナログのゼロを横切る点から、次にゼロを横切る点までの高速クロックでアナログ−デジタル変換を行い、１８０°又は１８０°の倍数の単位で、メモリーした波形を任意の低速のクロック再生しながら繋ぐ時、極性を合わせながら速やかに繋いでいく様にした超音波アナログ分周方法である。 - 特許庁

The controller 110 outputs a pulse signal that turns on in synchronism with a clock signal, remains on until the circuit current reaches the peak value, turns off when it reaches the peak value and later turns on again in synchronism with the next clock signal, to the first switch Q1 when the polarity of the input voltage is positive and to the second switch Q2 when it is negative.例文帳に追加

コントローラ１１０は、クロック信号に同期してオンし、回路電流がピーク値に達するまではオン状態を維持し、ピーク値に達するとオフし、その後、次の前記クロック信号に同期して再びオンするパルス信号を、入力電圧の極性が正のときには第１のスイッチＱ１に、負のときには第２のスイッチＱ２に出力する。 - 特許庁

To be able to create a power on reset signal in a suitable timing by only setting to input clocks after, for example, power source voltage reaches the maximum value in rising of the power source without considering a time constant of a RC circuit, and to make initial polarity setting of the clock controlling the power on reset signal unnecessary.例文帳に追加

ＲＣ回路の時定数を考慮せずに、電源の立ち上がりにおいて、例えば電源電位が最大値に到達した後にクロックを入力するように設定するだけで、適切なタイミングでパワーオンリセット信号を生成でき、パワーオンリセット信号を制御するクロックの初期の極性設定を不要とする。 - 特許庁

In the first section, a clock signal is transmitted through the first bus, a first operation control signal is transmitted through the second bus, a second operation control signal is transmitted through a first data line of a plurality of data lines constituting the third bus, and a polarity control signal is transmitted through a second data line of the plurality of data lines.例文帳に追加

第１区間の間に、クロック信号は第１バスを通じて伝送され、第１動作制御信号は第２バスを通じて伝送され、第２動作制御信号は第３バスを構成する複数のデータラインのうち第１データラインを通じて伝送され、極性制御信号は複数のデータラインのうち第２データラインを通じて伝送される。 - 特許庁

In the scan chain reorder information, information defining the start point and end point of a scan chain, information defining the order of cells on the scan chain, the intrinsic names of the respective cells and terminal names, information defining the clock domain and polarity of a scan flip-flop on the scan chain and information defining scan chain reorder propriety information are included.例文帳に追加

スキャン・チェーン・リオーダ情報に、スキャン・チェーンの始点と終点を定義した情報、スキャン・チェーン上のセルの順番と、各セルの固有名および端子名を定義した情報、スキャン・チェーン上のスキャン・フリップフロップのクロック・ドメインと極性を定義した情報、並びにスキャン・チェーン・リオーダ可否情報を定義した情報を含める。 - 特許庁