「data buses」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

This data processor includes: a central processor (2) for executing instructions; first circuits (3 and 4) connected to the central processor via internal buses (13 and 14); and a stop control circuit (12C) for selectively stopping the operation of the circuits.例文帳に追加

命令を実行する中央処理装置（２）と、内部バス（１３，１４）を介して前記中央処理装置に結合された第１の回路（３，４）と、前記第１の回路の動作を選択的に停止させる停止制御回路（１２Ｃ）とを含む。 - 特許庁

To obtain a semiconductor memory having a selectable I/O bit sequence in which the arranging width of data buses can be reduced on a semiconductor substrate and the number of elements can be decreased.例文帳に追加

入出力のビット構成を選択可能な半導体記憶装置において、半導体基板上に配列されるデータバスの配列幅を小さくするとともに、素子数を少なくすることのできる半導体記憶装置を提供する。 - 特許庁

HD buses 4a, 4b are connected to either one side of a MAIN CPU 1 and a SUB CPU 2 based on a switching request from the MAIN CPU 1 or the SUB CPU 2, and music data or background picture data are read out from an HDD 3 and memorized in a main buffer 17 or a buffer memory 8.例文帳に追加

ＭＡＩＮ ＣＰＵ１又はＳＵＢ ＣＰＵ２からの切換要求に基づいて、ＨＤバス４ａ，４ｂを前記ＭＡＩＮ ＣＰＵ１又はＳＵＢ ＣＰＵ２のいずれか一方側に接続し、ＨＤＤ３から音楽データ又は背景画データを読み出しメインバッファ１７又はバッファメモリ８に記憶する。 - 特許庁

In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm.例文帳に追加

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。 - 特許庁

A microcomputer 1 including a CPU 2 in its inside is provided with a 1st data transfer device 4 for controlling direct memory access transfer on external buses EDBUSA, EABUS of the microcomputer 1 and parallel execution of an internal bus access by the CPU 2 or the like and external data transfer control by the device 4 is made possible.例文帳に追加

ＣＰＵ（２）を内蔵するマイクロコンピュータ（１）に、当該マイクロコンピュータの外部バス（ＥＤＢＵＳＡ，ＥＡＢＵＳ）上でのダイレクト・メモリ・アクセス転送を制御する第１のデータ転送装置（４）を設け、第１のデータ転送装置による外部データ転送制御に並行して、マイクロコンピュータ内部のＣＰＵなどによる内部バスアクセスを可能とする。 - 特許庁

This memory control circuit comprises a controller 1A for controlling a RAM 13 of power source voltage 2.5 V standard (SSTL 2 standard) and a nonvolatile memory 14 of power supply voltage 3.3 V standard (LVTTL standard) through a control bus 10 and data buses 11 and 12.例文帳に追加

メモリ制御回路は、電源電圧２．５Ｖ規格（ＳＳＴＬ２規格）のＲＡＭ１３と、電源電圧３．３Ｖ規格（ＬＶＴＴＬ規格）の不揮発性メモリ１４とを、制御バス１０およびデータ・バス１１，１２を介して制御するコントローラ１Ａを有する。 - 特許庁

A bus bridge circuit 15 is provided with a function for relaying data transfer between an internal bus 6 and peripheral buses 11 to 14, and access from bus masters 2, 3 and 5 to a shared memory 10 connected to a peripheral bus is controlled by a bus access limiting part 21.例文帳に追加

バスブリッジ回路１５は、内部バス６と周辺バス１１〜１４とのデータ転送を中継する機能を備え、バスアクセス制限部２１によってバスマスタ２，３，５が周辺バスに接続されている共有メモリ１０に対して行うアクセスを制御する。 - 特許庁

With the source 2, an access control unit 3 is integrally mounted on a same board 6 and the access control unit 3 determines whether output of the confidential data from the source 2 is permitted or blocked by using signals transmitted on the buses 8, 15.例文帳に追加

ソース（２）と共にアクセスコントロールユニット（３）が同じ基板（６）上に集積されており，そのアクセスコントロールユニットは，バス（８，１５）上で伝達される信号を用いて，ソース（２）からの機密データの出力が許可されるか，あるいは遮断されるか，を決定する。 - 特許庁

To provide a data processor capable of speeding up the system even if sufficient memories can not be secured for both a system bus and an I/O bus by connecting and disconnecting both buses according to whether or not DMA transfer is in process.例文帳に追加

ＤＭＡ転送中か否かで、システムバス、Ｉ／Ｏバスの双方を接続させたり、分離させたりすることによって、双方のバスに十分なメモリを確保出来なくとも、システム全体の高速化を図ったデータ処理装置を提供することにある。 - 特許庁

To provide a computer system capable of sharing an SCSI device, which is respectively connected to the SCSI buses of two systems, with a simple circuit without requiring any complicated hardware and a program for controlling the hardware and without decelerating a data transfer speed.例文帳に追加

複雑なハードウェアとそれを制御するためのプログラムとを必要とせず、データ転送速度を低下させることなく、２系統のＳＣＳＩバスに夫々接続されたＳＣＳＩデバイスの共有化を簡単な回路で実現可能なコンピュータシステムを提供する。 - 特許庁

Further, on top of the above two factors, it has a selector circuit having two or more switches and output data buses, and an address selector means having a 1st decoder circuit and a 2nd selector to select the switches in the above selector circuit.例文帳に追加

また、上記の２つの要素に加えて、複数のスイッチ及び出力バスを有するセレクタ回路と、前記セレクタ回路内のスイッチを選択する第一のデコーダ回路及び第二のデコーダ回路とを有するアドレス選択手段を含むことを特徴とする。 - 特許庁

A load-distributed processing part 2 determines a proper processing part out of processing parts 31-1-31-m, 32-1-32-n of a parallel processing executing part 3, and transmits a plotting data transmitted thereto from a host bus 100 via local buses 201, 202.例文帳に追加

負荷分散処理部２はホストバス１００から転送されてきた描画データをローカルバス２０１，２０２を介して、並列処理実行部３の処理部３１−１〜３１−ｍ，３２−１〜３２−ｎから適当な処理部を決定して転送する。 - 特許庁

This bus bridge device 300 is constituted of: a buffer 203 for temporarily storing data to be transferred between buses 10 and 20 by using a storage area divided into a plurality of blocks; a measuring means 303 for measuring the amount of the data to be transferred; and a buffer control means 301 for deciding, from the measured result, the amount of block assignment when the data are stored by the buffer 203.例文帳に追加

複数のブロックに区切られた記憶領域を用いてバス１０，２０間で転送するデータを一時的に格納するバッファ２０３と、転送データのデータ量を計測する計測手段３０３と、その計測結果からバッファ２０３がデータを格納する際のブロック割当量を決定するバッファ制御手３０１段とを備えて、バスブリッジ装置３００を構成する。 - 特許庁

This device is provided with a replacement IO program circuit RIP1-RIPn corresponding to respectively memory blocks BK1-BKn coupling commonly to data buses DB1, DB2 of plural bits and one replacement address program circuit RAP for memory blocks of the prescribed numbers.例文帳に追加

複数ビットのデータバス（ＤＢ１，ＤＢ２）に共通に結合されるメモリブロック（ＢＫ１−ＢＫｎ）それぞれに対応して、置換ＩＯプログラム回路（ＲＩＰ１−ＲＩＰｎ）を設け、かつ所定数のメモリブロックに対し１つの置換列アドレスプログラム回路（ＲＡＰ）を設ける。 - 特許庁

When burst read is requested in access data size smaller than the number of bits in the buses from the circuit module, the memory control part 10 continuously issues the read request to the external memory 61 by the number of times smaller than the number of bursts in the requested burst read.例文帳に追加

前記メモリ制御部１０は、回路モジュールから前記バスのビット数より小さいアクセスデータサイズでバーストリードが要求されたとき、前記要求されたバーストリードのバースト数より少ない回数で前記外付けメモリ６１にリード要求を連続的に発行可能である。 - 特許庁

To decrease band widths of write and read-out buses for a video memory in which a plurality of source images are temporarily stored to be displayed on one screen one over another, and to lighten the load on a CPU during reading of pixel data.例文帳に追加

複数のソース画像を重ねて１つの画面上に表示するために、ソース画像を一旦取り込むビデオメモリの書き込みおよび読み出しのバスのバンド幅ならびにビデオメモリのサイズを小さくするとともに、画素データの読み出し時のＣＰＵの負担を軽減する。 - 特許庁

This signal processor is provided with interface module groups 19-31 corresponding to plural signals, a control module 8 and processing module groups 9b-16b, and memory module groups 9a-19a, and each module is connected through plural independent buses 6, 7, 17, and 18 including a high speed data bus.例文帳に追加

複数の信号に対応したインターフェースモジュール群１９〜３１と、制御モジュール８および処理モジュール群９ｂ〜１６ｂと、メモリモジュール群９ａ〜１９ａとを設け、各モジュールを、高速データバスを含んだ独立した複数のバス６，７，１７，１８により接続する。 - 特許庁

This multiplexer 13 is provided with at least one cell bus 18, and a plurality of interface means 16 and 17 put received data in a prescribed format a cell, transmit and receive the cell by using either of at least one or more cell buses 18 and make the cell received from at least one cell bus 18 data in the prescribed format.例文帳に追加

本発明の多重化装置１３は、少なくとも一つのセルバス１８を備えており、複数のインターフェイス手段１６、１７が、受信した所定形式のデータをセルとし、少なくとも一つのセルバス１８のいずれかを用いてセルを送受信し、少なくとも一つのセルバス１８から受信したセルを所定形式のデータとしする。 - 特許庁

The device is equipped with the image-processing circuit having a plurality of functional blocks for the image processing selectively possible to setup and having the data bus for the functional block selectively possible to setup, directs the setup of the functional block in this image-processing circuit, and directs the setup of the data bus, corresponding to the setup of the functional block, commonly to a plurality of the functional blocks with respect to at least one of the data buses.例文帳に追加

画像処理用の複数の機能ブロックを選択的に設定可能に有するとともに、その機能ブロック用のデータバスを選択的に設定可能に有する画像処理回路を備え、この画像処理回路における機能ブロックの設定を指示するとともに、その機能ブロックの設定に対応するデータバスの設定を少なくとも１つのデータバスについては複数の機能ブロックに兼用として指示する。 - 特許庁

Both CPU modules 20M, 20S are connected by a handshaking bus 50, the respective optional modules 30M, 30S are connected by handshaking buses 60M, 60S, including the respective CPU modules, and a data is transceived directly between the CPU modules in a master station and a slave station.例文帳に追加

両ＣＰＵモジュール２０Ｍ、２０Ｓ間はハンドシェイク用バス５０で接続し、各オプションモジュール３０Ｍ、３０ＳはそれぞれのＣＰＵモジュールも含めてオプションハンドシェイク用バス６０Ｍ、６０Ｓで接続し、マスタ局とスレーブ局のＣＰＵモジュール間で直接にデータ送受信が行える構成とする。 - 特許庁

To dispense with dedicated data buses for downsizing of a memory control circuit and reduce manufacturing cost, in a method for controlling memory in a system in which mixing memory consisting of SDRAM or S mask ROM and a circuit, the clock cycle of which is double when the clock cycle of the control circuit of the memory is set as 1.例文帳に追加

ＳＤＲＡＭ又はＳマスクＲＯＭからなるメモリと、このメモリの制御回路のクロック周期を１とした場合にクロック周期が２倍となる回路とが混在するシステムにおけるメモリ制御方法において、専用のデータバスをなくし、メモリ制御回路の小形化、低コスト化を図る。 - 特許庁

The entire system consists of a 1st device 1, a 2nd device 2 and a third device 3 or the (n)-th device 4, and these devices are respectively provided with an interface with a data configuration conforming to IEEE1394 and connected as digital buses a, b and c in a daisy chain system.例文帳に追加

全体システム第１機器１と第２機器２と第３機器３ないし第ｎ機器４で構成され、これらのそれぞれには、ＩＥＥＥ１３９４に準拠したデータ構成でなるインターフェイスが設けられ、それがデジタルバスａ，ｂ，ｃとしてディジチェーン方式で接続されている。 - 特許庁

In this communication system, a wiring area of signal lines composing the transmission buses is divided into plural areas in a direction at right angles to the direction of the length, the passes of the signal lines are replaced appropriately in the divided areas, a long close proximity of the lines transmitting of same data is avoided.例文帳に追加

伝送バスを構成する信号線の配線領域を長さの方向に直角に複数の領域に分割し、これら分割した領域で前記信号線の経路を適宜入れ換えるようにして、同一データを伝送する信号線が長い距離近接しないようにした。 - 特許庁

When the newest program is stored in one of the memories 1ea, 1eb connected to the program bus 1b, the switching circuit 1f switches the connection of a data bus 1d to the one of the buses 1ea, 1eb and switches the connection of the program bus 1b to the other of the memories 1ea, 1eb.例文帳に追加

切替え回路１ｆは、プログラム用バス１ｂに接続されているメモリ１ｅａ，１ｅｂの一方に最新のプログラムが格納されたとき、データ用バス１ｄをその一方のメモリ１ｅａ，１ｅｂに接続を切替え、プログラム用バス１ｂを他方のメモリ１ｅａ，１ｅｂに接続を切替える。 - 特許庁

Each of the chips includes an I/O compression circuit which outputs one compression result (at least either one of nodes 01 to 04, 10) obtained by compression of data from each of a plurality of internal data buses to one first I/O terminal of the plurality of I/O terminals, and a control circuit including a register group setting the number of the one first I/O terminal.例文帳に追加

各チップは、それぞれ、複数の内部データバスのそれぞれのデータを圧縮して得られた一つの圧縮結果（少なくともノード０１〜０４、１０のいずれか一つ）を、複数のＩ／Ｏ端子のうちの一つの第１のＩ／Ｏ端子へ出力するＩ／Ｏ圧縮回路と、前記一つの第１のＩ／Ｏ端子の番号を設定するレジスタ群を含む制御回路と、を備える。 - 特許庁

In this picture processor, one part of data read from a DRAM 4 being an outside memory connected with a shared bus 2 connecting plural processors 1A and 1B in parallel is segmented by a funnel shifter 31 being a first segmenting circuit, and the segmented data are segmented by a second segmenting circuit, and written through local buses 6A and 6B in the processor in local memories 7A and 7B.例文帳に追加

この発明は、複数のプロセッサ１Ａ、１Ｂを並列接続する共有バス２に接続された外部メモリのＤＲＡＭ４から読み出したデータの一部を第１の切り出し回路となるファネルシフタ３１により切り出し、切り出したデータを第２の切り出し回路により切り出し、前記プロセッサ内のローカルバス６Ａ、６Ｂを介してローカルメモリ７Ａ，７Ｂに書き込むように構成される。 - 特許庁

To suppress an adverse influence of some trouble caused in a high-reliability unit on data communication of a low-reliability unit as much as possible in a vehicle communication system provided with both the high-reliability unit connected to communication buses of dual systems and the low-reliability unit connected to one communication bus.例文帳に追加

２重系統の通信バスに接続された高信頼性ユニットと一方の通信バスにのみ接続された低信頼性ユニットとが混在した車両通信システムにおいて、高信頼性ユニットに生じた何らかの障害が低信頼性ユニットのデータ通信に悪影響を及ぼすことを極力抑制できるようにする。 - 特許庁

The instruction processing device for successively executing the plurality of instructions of different lengths is equipped with: data buses 11-14 to transfer the instruction code of the maximum instruction length to the post stage at once; and a pointer control circuit 8 for adding a value to a pointer in accordance with an instruction length bit 6 added to the instruction code.例文帳に追加

複数の異なった長さの命令を順次実行する命令処理装置において、命令長が最大の命令コードを１度に後段に渡せるだけの数のデータバス１１〜１４と、命令コードに付加された命令長ビット６に応じてポインタに値を加算するポインタ制御回路８を備える。 - 特許庁

The system for executing the method for transmitting asynchronous data by the isochronous band roughly comprises, as shown in Figure 1, a 1st node 100 and one or a plurality of 2nd nodes 201, 202 to 20n which are interconnected by IEEE 1394 serial buses (IEEE 1394 interfaces) 150.例文帳に追加

図１に示すように、本実施の形態に係るアイソクロナス帯域によるアシンクロナス・データの伝送方法を実行するシステムは、ＩＥＥＥ１３９４シリアスバス（ＩＥＥＥ１３９４インターフェース）１５０で接続された第１のノード１００と、１つ、又は、複数の第２のノード２０１、２０２〜２０ｎとで概略構成される。 - 特許庁

A standby magnetic disk device 107 is provided in a common bus 102 independent of image buses 111Y, 111M , 111C and 111K, and when magnetic disk devices 112Y, 112M, 112C and 112K fail, image data of color in the charge handled by them are transferred to and stored in the standby magnetic disk device 107.例文帳に追加

予備用磁気ディスク装置１０７を画像バス１１１Ｙ、１１１Ｍ、１１１Ｃ、１１１Ｋとは独立の共通バス１０２に設け、磁気ディスク装置１１２Ｙ、１１２Ｍ、１１２Ｃ、１１２Ｋが故障した場合にそれが担当していた色の画像データを予備用磁気ディスク装置１０７に転送して格納する。 - 特許庁

In the integrated circuit 10 having a high speed bus 104, a middle speed bus 108 and a bridge 109 connected with the high speed bus 104 and the middle speed bus 108 and to repeat data transfer between both of the buses, the bridge 109 acquires signals on the high speed bus 104 and the middle speed bus 108 and outputs them to a debugger 13.例文帳に追加

高速バス１０４と、中速バス１０８と、高速バス１０４および中速バス１０８に接続され、両バス間のデータ転送を中継するブリッジ１０９を備えた集積回路１０において、ブリッジ１０９が高速バス１０４および中速バス１０８上の信号を取得して、デバッガ１３へ出力する。 - 特許庁

To obtain a DRAM semiconductor memory in which a high speed operation can be realized which securing operation margin by dissolving the restriction of connection relation between a pair of bit lines and a pair of data buses by a column selection gate in a DRAM of a direct sense system, and optimizing independently the internal timing control at the read-out and the internal timing control at the time of write-in.例文帳に追加

ダイレクトセンス方式のＤＲＡＭにおけるコラム選択ゲートによる、ビット線対とデータバス対との接続関係の制約を解消するとともに、読み出し時の内部タイミング制御と書き込み時の内部タイミング制御とを独立して最適化することで、動作マージンを確保しながら高速動作を実現できるＤＲＡＭ半導体記憶装置を提供する。 - 特許庁

For the data transfer between a first system having a plurality of modules and one system bus interface and a second system having a plurality of modules having interfaces dedicated to input and output, a bus arbiter to which control signals are input from the first and second systems controls a bus switch and switches from a bus of the first system to one of buses of the respective modules of the second system.例文帳に追加

複数のモジュールと一つのシステムバスインターフェースを持つ第１のシステムと、入出力専用のインターフェースを持つ複数のモジュールを備えた第２のシステムとの間のデータ転送を可能にするため、第１、第２のシステムからの制御信号が入力されるバスアービターによりバススイッチを制御し、第１のシステムのバスを第２のシステムの各モジュールのバスのいずれか一つに切り替える。 - 特許庁

The memory system is comprised of an LSI 100 for memory control having a fault diagnosis part 102 confirming a malfunction situation of the memory bus, and a transfer control part 101 carrying out allocation of packet data to memory buses other than the malfunctioning memory bus, and memory modules 200(1), 200(2), etc. having buffer ICs 202 recognizing the malfunction state of the memory bus, and carrying out allocation.例文帳に追加

メモリバスの故障状況を確認する故障診断部１０２及び故障したメモリバス以外のメモリバスに対し転送するパケットデータの割り付けを行う転送制御部１０１を有するメモリ制御用ＬＳＩ１００と、メモリバスの故障状況を認識し、前記割り付けを行うバッファＩＣ２０２を有するメモリモジュール２００（１）、（２）、…よりなるメモリシステムを構築した。 - 特許庁