「delay testing」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

TESTING METHOD AND TESTING CIRCUIT FOR MEASURING OUTPUT DELAY TIME例文帳に追加

出力遅延時間測定用テスト方法およびそのテスト回路 - 特許庁

VARIABLE DELAY CIRCUIT AND SEMICONDUCTOR CIRCUIT TESTING DEVICE例文帳に追加

可変遅延回路及び半導体回路試験装置 - 特許庁

Operation testing machine, insulation resistance tester, withstand voltage testing device, temperature testing device, and delay time measuring device 例文帳に追加

作動試験用機械、絶縁抵抗計、耐電圧試験装置、温度試験装置及び遅動時間測定装置 - 日本法令外国語訳データベースシステム

On the occasion of testing, besides, the delay control circuit 9 for testing increases the delay time for testing for one side and decreases it for the other, while the total delay time is left fixed.例文帳に追加

また、テストの際、テスト用遅延制御回路９は、合計遅延時間を一定にしたまま、テスト用遅延時間の一方を増加させ他方を減少させてゆく。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF TESTING DELAY THEREOF例文帳に追加

半導体集積回路およびその遅延検査方法 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT AND MAXIMUM DELAY TESTING METHOD例文帳に追加

半導体集積回路及びその最大遅延試験定方法 - 特許庁

To reduce a time for testing delay fault of a memory peripheral circuit.例文帳に追加

メモリ周辺回路に対する遅延故障テストの時間を削減すること。 - 特許庁

VARIABLE DELAY DEVICE, SIGNAL DELAYING METHOD AND TESTING METHOD FOR SEMICONDUCTOR DEVICE例文帳に追加

可変遅延装置、信号遅延方法、および半導体装置の試験方法 - 特許庁

The delay control circuit 1 includes a reference variable delay circuit 3 which delays a reference clock signal, a strobe variable delay circuit 17 which delays the strobe signal, and the delay control circuit 9 for testing which sets a delay time for testing on the variable delay circuits 3 and 17 having the same constitution.例文帳に追加

遅延制御回路１は、基準クロック信号を遅延させる基準可変遅延回路３と、ストローブ信号を遅延させるストローブ可変遅延回路１７と、同一構成である上記可変遅延回路３，１７にテスト用遅延時間を設定するテスト用遅延制御回路９と、を備える。 - 特許庁

LINEARIZATION METHOD OF VARIABLE DELAY CIRCUIT, TIMING GENERATOR AND SEMICONDUCTOR TESTING DEVICE例文帳に追加

可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置 - 特許庁

On the occasion of testing the two variable delay circuits 3 and 17, the delay time for testing is set on the circuits 3 and 17 and the reference clock signal delayed through the reference variable delay circuit 3 is input to the strobe variable delay circuit 17.例文帳に追加

両可変遅延回路３，１７のテストの際、当該回路３，１７にはテスト用遅延時間が設定され、基準可変遅延回路３を経て遅延された基準クロック信号はストローブ可変遅延回路１７に入力される。 - 特許庁

To provide a frame delay generator for changing delay time while frame delay generating function is not suspended and for enhancing efficiency of testing.例文帳に追加

フレームの遅延発生機能を停止せずに遅延時間を変更することができ、試験の効率を高めることができるフレーム遅延発生装置を提供すること。 - 特許庁

DELAY CIRCUIT, TESTING DEVICE, PROGRAM, SEMICONDUCTOR CHIP, INITIALIZATION METHOD, AND INITIALIZATION CIRCUIT例文帳に追加

遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT, DELAY TEST CIRCUIT, AND METHOD OF TESTING SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路、ディレイテスト回路、及び半導体集積回路のテスト方法 - 特許庁

This low-power-consumption testing circuit is constituted by interposing a gate circuit 13 which gives scanning data to a delay element 14 only when testing operations are made or scanning operations are made during the course of the testing operations between the scanning F/Fs 11 and 12 and delay element 14.例文帳に追加

この発明は、スキャンＦ／Ｆ１１，１２と遅延要素１４との間に、テスト動作時又はテスト動作におけるスキャン動作時にのみスキャンデータを遅延要素１４に与えるゲート回路１３を挿入して構成される。 - 特許庁

To provide a testing device for detecting properly a delay trouble in a signal propagation route within a circuit.例文帳に追加

回路内の信号伝播経路の遅延故障を適切に検出する試験装置を提供する。 - 特許庁

To provide a testing device of a semiconductor integrated circuit and its testing method capable of reducing a cost of a delay test between different clock domains.例文帳に追加

異なるクロックドメイン間のディレイテストのコストを低減することができる半導体集積回路の試験装置及びその試験方法を提供することである。 - 特許庁

Further, in the above test state, two delay time shortening modes for testing are implemented using a fuse.例文帳に追加

さらに、ヒューズを用いて、前記テスト状態において、二つのテスト用遅延時間短縮モードを実現する。 - 特許庁

The control circuit (140) controls signals selected by the selection circuits (131-134) during path delay fault testing for detecting path delay faults.例文帳に追加

制御回路（１４０）は、経路遅延故障を検出する経路遅延故障テストのときに、選択回路（１３１〜１３４）が選択する信号を制御する。 - 特許庁

Each testing measuring apparatus has a time delay of communication from an output part to the hub, which is approximately similar to a time delay of communication from the hub to an input part.例文帳に追加

各試験測定機器は、ハブから入力部までのコミュニケーションの時間遅延にほぼ類似の出力部からハブまでのコミュニケーションの時間遅延がある。 - 特許庁

To provide a timing regulation circuit for fine delay resolution suitable for a semiconductor testing device using an FPGA.例文帳に追加

ＦＰＧＡを用いて半導体試験装置に適した細かい遅延分解能のタイミング調整回路を提供する。 - 特許庁

DIFFERENTIAL TRANSMITTING CIRCUIT, PULSE WIDTH VARIABLE CIRCUIT USING THE SAME, VARIABLE DELAY CIRCUIT AND SEMI- CONDUCTOR TESTING DEVICE例文帳に追加

差動伝送回路及びこれを用いるパルス幅可変回路及び可変遅延回路及び半導体試験装置 - 特許庁

To generate a fault list of a delay fault, a wire breaking fault, and a path delay fault which can be detected by a transient source current testing method with high observableness and a test pattern series.例文帳に追加

可観測性の高い過渡電源電流試験法により、検出可能な遅延故障、断線故障、パス遅延故障と又テストパターン系列との故障リストを生成する。 - 特許庁

To produce a semiconductor integrated circuit capable of testing the degradation failure and delay failure of a memory circuit inexpensively.例文帳に追加

メモリ回路の縮退故障および遅延故障のテストを低コストで実施可能な半導体集積回路を提供する。 - 特許庁

A comparison circuit 20 stores the comparison result data between the pulse width time of the pulse of an input signal IS for testing inputted to the delay circuit 10, and the delay time of delay signals PM-PN outputted from taps PM-PN in the delay circuit 10 in a comparison result register 30.例文帳に追加

比較回路２０は、遅延回路１０に入力されたテスト用入力信号ＩＳのパルスのパルス幅時間と、遅延回路１０のタップＰM〜ＰNから出力される遅延信号ＰM〜ＰNの遅延時間との比較結果データを、比較結果レジスタ３０に記憶する。 - 特許庁

Article 61 In case an Accredited Testing Laboratory Operator has abolished its business pertaining to the accredited testing laboratory, which has received said Accreditation, it shall notify the competent minister of the fact without delay. 例文帳に追加

第六十一条　登録試験事業者は、当該登録を受けた試験所に係る事業を廃止したときは、遅滞なく、その旨を主務大臣に届け出なければならない。 - 日本法令外国語訳データベースシステム

Article 19 (1) A Registered Inspection Body must, when requested to implement Testing of Organisms, implement said Testing of Organisms without delay, except when there are justifiable reasons for not doing so. 例文帳に追加

第十九条　登録検査機関は、生物検査を実施することを求められたときは、正当な理由がある場合を除き、遅滞なく、生物検査を実施しなければならない。 - 日本法令外国語訳データベースシステム

After the delay time is adjusted, an input signal for testing is inputted again, the comparison result data are read again from the comparison result register, and the delay time is confirmed after the adjustment.例文帳に追加

遅延時間が調整された後にテスト用入力信号を再度入力し、比較結果レジスタから比較結果データを再度読み出して、調整後の遅延時間を確認する。 - 特許庁

To provide a performance test for a delay line circuit, using one testing clock for having a frequency lower than the one of a usual reference clock.例文帳に追加

通常時の基準クロックより周波数の低い１本の試験用クロックによるディレイ・ライン回路の動作試験を可能とする。 - 特許庁

The semiconductor testing device 1 includes a driver pin block 11, a determination part 12 for adjustment, and a variable delay amount data generation part 14 or the like.例文帳に追加

半導体試験装置１は、ドライバピンブロック１１、調整用判定部１２、及び可変遅延量データ発生部１４等を備える。 - 特許庁

A circuit for testing the access time of a clock synchronization type memory, includes a delay circuit 520, a sampling circuit 530 and a coincidence detection circuit 540.例文帳に追加

クロック同期式のメモリのアクセスタイムをテストする回路であって、遅延回路520と、サンプリング回路530と、一致検出回路540と、を備える。 - 特許庁

The function tests of the testing-objective chip are repeated till generation of NG (Fail), using the delay characteristic held in the memory.例文帳に追加

そして、メモリに保持した遅延特性を用いて、試験対象チップのファンクション試験をＮＧ（Ｆａｉｌ）が発生するまで繰り返し行なう。 - 特許庁

A delay characteristic by edge search is detected with no time for stabilization of the delay characteristic in order to stabilize a test, and is stored in a memory, in a testing-objective chip for conducting the function test at first.例文帳に追加

最初にファンクション試験を行なう試験対象チップで、試験を安定させるためにエッジサーチによる遅延特性を、遅延特性が安定するのにかかる時間をおかずに検出してメモリに保持する。 - 特許庁

(2) Upon assignment or dismissal of an examiner, the designated testing agency shall notify the same to the of Land, Infrastructure, Transport and Tourism without delay. 例文帳に追加

２　指定試験機関は、試験員を選任し、又は解任したときは、遅滞なく、その旨を国土交通大臣に届け出なければならない。 - 日本法令外国語訳データベースシステム

To provide a semiconductor integrated circuit capable of testing, in a short time, whether a delay circuit corresponding to a prescribed register value functions in normal manner.例文帳に追加

所定のレジスタ値に対応する遅延回路が正常に機能するか否かを短時間にテストできる半導体集積回路を提供する。 - 特許庁

To provide a material testing machine enhanced in control performance compared with conventional one, without generating a delay of control or the like, in material testing machines for controlling a motor or a load mechanism, using a CPU.例文帳に追加

ＣＰＵを用いて負荷機構のモータを制御する材料試験機において、制御の遅れ等を生じることなく、従来に比してその制御性能を向上させることのできる材料試験機を提供する。 - 特許庁

As a result of integration of the bonding pad with the testing pad, for example, the introduction of propagation delay to passing test signals can be avoided, thereby improving the accuracy and reliability of wafer testing results.例文帳に追加

ボンディング・パッドおよび試験パッドを一体構築することにより、たとえば通過する試験信号に対する伝搬遅延の導入が回避され、それによりウェハ試験結果の精度および信頼性が改善される。 - 特許庁

To perform delay testing in an actual operating condition for a semiconductor integrated circuit having a plurality of logical circuits that respectively operate on the basis of testing clocks having different frequencies without trouble which may occur when the testing clocks are set to a high-frequency side or a low-frequency side.例文帳に追加

テストクロックを高周波側及び低周波側のいずれかに設定した場合に生じる不都合を伴うことなく、互いに異なる周波数のクロックに基づいて動作する複数の論理回路を備える半導体集積回路に対して実動作条件で遅延テストを実行すること。 - 特許庁

To provide a semiconductor integrated circuit capable of performing a test in a state that a maximum delay occurs in data transfer because a maximum load is applied to a bus, and to provide a maximum delay testing method of the semiconductor integrated circuit.例文帳に追加

バスに最大負荷がかかり、データ転送に最大の遅延が生じた状態でのテストを可能にする半導体集積回路及び半導体集積回路の最大遅延試験定方法を提供すること。 - 特許庁

As a result of such processing, if the transmission delay time difference is included within the stable range, the testing transmission rate currently set is determined to be the available bandwidth.例文帳に追加

かかる処理の結果、伝送遅延時間差が安定範囲内に含まれると、現在設定されている試験伝送率を可用帯域幅として決定する。 - 特許庁

Therefore, an address of a memory IC can be directly made in one-dimension, at the time of testing a high speed memory IC, the circuit delay and expansion of circuit scale can be prevented.例文帳に追加

そのため、メモリＩＣのアドレスを直接的に一次元化でき、高速のメモリＩＣ試験の際、回路遅延、回路規模の拡大を防ぐことができる。 - 特許庁

A signal delay part 24 is arranged on a communication passage of the CPU 10 and the trial shoot testing terminal 22 for transferring a control data signal outputted from the CPU 10 to the trial shoot testing terminal 22 by delaying by a prescribed time.例文帳に追加

ＣＰＵ１０と試射試験用端子２２との通信経路上には、ＣＰＵ１０から出力される制御データ信号を所定時間遅延させて試射試験用端子２２に転送する信号遅延部２４が設けられている。 - 特許庁

The generation of delay constraint, the insertion of a scan path, and the extraction of the flip flop as the object of hazard check is performed by using the information of the classified flip flops and the delay constraint program, testing problem and hazard check problem are improved.例文帳に追加

分類されたフリップフロップの情報を用いて、遅延制約の生成し、スキャンパスの挿入、ハザードチェック対象のフリップフロップの抽出を行うことで、遅延制約問題、テスト時の問題、ハザードチェックの問題を改善する。 - 特許庁

The scan testing signal line is connected between the registers, a logical cell including the registers is laid out, a processing is carried out, so that the wiring length of the scan testing signal line becomes the shortest as a result of the layout; and the wiring delay time of the scan testing signal line, which is made the shortest is calculated and a place where a hold time error is occurring is specified.例文帳に追加

スキャンテスト用信号線をレジスタ間に接続し、そのレジスタを含む論理セルをレイアウトし、レイアウトした結果スキャンテスト用信号線の配線長が最短となるよう処理を行い、最短化されたスキャンテスト用信号線の配線遅延時間を計算し、ホールドタイムエラーが発生している個所を特定する。 - 特許庁

To provide an apparatus and a method for testing a semiconductor integrated circuit which is high in observability and capable of conveniently detecting the delay failure, the degeneration failure, etc.例文帳に追加

可観測性が高く、簡便に遅延故障や縮退故障等を検出することができる半導体集積回路の試験装置及び試験方法を提供する。 - 特許庁