「gate array device」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

In the semiconductor device, a plurality of memory cells each composed of a memory transistor having a floating gate electrode FG and a control transistor connected to the memory transistor in series are arranged in an array shape in X and Y directions on the main surface of a semiconductor substrate.例文帳に追加

フローティングゲート電極ＦＧを有するメモリトランジスタとこのメモリトランジスタに直列に接続された制御トランジスタとで構成されたメモリセルを、半導体基板の主面にＸ方向およびＹ方向にアレイ状に複数配列させる。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

In the memory device having a floating gate type memory cell array transistor, a boosting ratio of a boost voltage-generating circuit is set to be variable so that a value of a boost voltage for driving a word line at the read time is constant in accordance with a level of a source voltage.例文帳に追加

フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。 - 特許庁

Or the thin film transistor liquid crystal display device which uses the reset signal by shifting the phase of the gate driving pulses in the gate line direction according to the clock cycles while at least one or more 1-bit shift registers are integrated uses the reset signal of the shift register positioned at the final stage of the shift register array as an input signal for the driving pulses.例文帳に追加

あるいは、少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタ列の最後の段に位置したシフトレジスタのリセット信号を、駆動パルスの入力信号として使用する - 特許庁

A pixel array part 4, a vertical drive circuit 5 to successively select each pixel P via gate lines G, and a horizontal drive circuit 6 to write a picture signal on the selected pixel P via signal lines S are arranged on the same substrate in the display device.例文帳に追加

表示装置は、画素アレイ部４と、ゲート線Ｇを介して各画素Ｐを順次選択する垂直駆動回路５と、選択された画素Ｐに対し信号線Ｓを介して画像信号を書き込む水平駆動回路６とを同一基板上に配している。 - 特許庁

To manufacture an array of a field electron emission element which is driven with a low voltage applied between an emitter and a gate and converges well to an anode electrode of the emission electron, with the less number of processes and high yields, by using a relatively low-cost fine processing device.例文帳に追加

エミッタとゲートとの間に印加する低い電圧で駆動し、かつ放出電子のアノード電極への収束度の高い電界電子放出素子のアレイを工程数少なく、歩留まりを高く、しかも比較的安価な微細加工装置を用いて作製する。 - 特許庁

To realize low power consumption and a high speed operation by suitably controlling the operation mode of the basic logic cell circuit and connection switch circuit of a field programmable gate array in accordance with the operating condition of each basic logic cell circuit when constituting a logic device.例文帳に追加

フィールド・プログラマブル・ゲート・アレイの基本論理セル回路および結線スイッチ回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御して、低消費電力化と動作の高速化を行う。 - 特許庁

This computer system performs power supply control in a gate array 42 based on an indication of an OS and a BIOS on an on mode with respect to a bay device 33 connected to a bay 32, and performs power supply control by an embedded controller 41 in a sleep mode and an off mode.例文帳に追加

コンピュータシステムでは、ベイ３２に接続されるベイデバイス３３に対し、オン・モードではＯＳおよびＢＩＯＳの指示に基づくゲートアレイ４２における電源コントロールを行ない、スリープ・モードとオフ・モードでは、エンベデッドコントローラ４１による電源コントロールを行なう構成とした。 - 特許庁

In fabrication of the array substrate for liquid crystal display device according to a new four-mask process, an island-like active layer is formed on the above part of a gate electrode and an opaque metal pattern of a small width is formed on one end of a transparent pixel electrode.例文帳に追加

本発明は、新しい４マスク工程による液晶表示装置用アレイ基板の製作において、ゲート電極の上部に、アクティブ層をアイランド状で構成して、透明な画素電極の一端に不透明な金属パターンを小幅で構成することを特徴とする。 - 特許庁

Pin assignment information of an FPGA(field programmable gate array)/PLD(programmable logic device) component and a substrate is extracted from data of a logic circuit diagram of the substrate with the FPGA/PLD component mounted, and the pin assignment information is used to prepare a pin correspondence table for regulating the pin assignment of the FPGA/PLD component on the substrate.例文帳に追加

ＦＰＧＡ／ＰＬＤ部品を搭載した基板の論理回路図のデータからＦＰＧＡ／ＰＬＤ部品及び基板のピンアサイン情報を抽出し、このピンアサイン情報を用いて基板上におけるＦＰＧＡ／ＰＬＤ部品のピンアサインを規定するピン対応表を作成する。 - 特許庁

To provide a liquid crystal display device array substrate and a method of manufacturing the same for improving haze defects which occur when gas used in a gate insulating film vapor deposition process and a transparent conductive material react when formed of a transparent conductive material of a storage capacitor electrode.例文帳に追加

ストレージキャパシタの電極の透明導電性物質で形成する場合に、ゲート絶縁膜蒸着工程の時使用されるガスと、前記透明導電性物質が反応して発生されるヘイズの不良を改善するための液晶表示装置アレイ基板、及び製造方法を提供する。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of effectively embodying an NOR flash cell array composed using a 2-beat sidewall floating gate element having self-convergence characteristics, where a threshold voltage converges to a fixed value in erasing.例文帳に追加

本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。 - 特許庁

To realize low consumption power and high speed operation by suitably controlling operation mode of a basic logic cell circuit of a field programmable gate array in accordance with operating condition of each of the basic logic cell circuits at the time of constituting a logic device.例文帳に追加

フィールド・プログラマブル・ゲート・アレイの基本論理セル回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供する。 - 特許庁

The solid-state imaging device has a pixel section where pixel sharing units are arranged in an array pattern, and transfer wires 35-38 that are connected with transfer gate electrodes of each transfer transistor on the pixel sharing units and are extended in a horizontal direction when viewed from above, while being arranged in parallel in a vertical direction.例文帳に追加

画素共有単位がアレイ状に配列された画素部と、画素共有単位の各転送トランジスタの転送ゲート電極に接続されて、上面から見て水平方向に延長しかつ垂直方向に並行して配列された転送配線３５〜３８を有する。 - 特許庁

The integrated circuit device consisting of function blocks 11-14 and a glue logic operating the function blocks 11-14 in parallel coordination, is provided with a field programmable gate array FPGA 15 that interconnects the function blocks 11-14 and part or all of the glue logic.例文帳に追加

複数の機能ブロック１１〜１４と、機能ブロック１１〜１４を並列に協調して動作させるグルー・ロジック（ＧＬＵＥ ＬＯＧＩＣ）とからなる集積回路装置において、機能ブロック１１〜１４間およびグルー・ロジックの一部または全部を相互接続するＦＰＧＡ１５を備える。 - 特許庁

In a 1st CMOS circuit and a 2nd CMOS circuit which are different in driving voltage on a TFT array substrate of the electrooptical device, N-channel type TFTs and P-channel type TFTs constituting the CMOS circuits, have 4-terminal structure equipped with a back gate for threshold voltage control.例文帳に追加

電気光学装置のＴＦＴアレイ基板において、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路では、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴを、しきい値電圧制御用のバックゲートを備えた４端子構造とする。 - 特許庁

The display device is provided with a pixel array part 1 in which signal lines and scanning lines are arrayed and which has an image capture function, a signal line drive circuit 2 for driving the signal lines, a gate line drive circuit 3 for driving the scanning lines, and a serial signal output circuit 4 for serially outputting a result of image capture.例文帳に追加

表示装置は、信号線および走査線が列設され画像取込機能を有する画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動するゲート線駆動回路３と、画像取込結果をシリアル出力するシリアル信号出力回路４とを備えている。 - 特許庁

This substrate 100 for a matrix array device has inspection circuit parts 104 each disposed near an area formed with at least one of a gate line drive circuit part 102 and a signal line drive circuit part 103 over a nearly same length as one side of the drive circuit 102 or 103 or above.例文帳に追加

ゲート線駆動回路部１０２又は信号線駆動回路部１０３の少なくとも一方が形成された領域の近辺に、駆動回路部１０２又は１０３の一辺と略同一又はそれ以上の長さにわたって検査回路部１０４が形成されている。 - 特許庁

To provide an optical reconfiguration type gate array by which an electrically reconfiguration time can be reduced remarkably without reducing the number of gates open to a user to be a merit of a FPGA and further the FPGA device of a huge size including failures can be used, and to provide its reconfiguration method.例文帳に追加

ＦＰＧＡのメリットであるユーザに開放するゲートの数を減らすことなく、電気的な再構成の時間を著しく減少させることができ、さらに、不良を含む巨大なサイズのＦＰＧＡデバイスを使用可能な光再構成型ゲートアレイおよびその再構成方法を提供する。 - 特許庁

The semiconductor integrated circuit device is constituted so as to avoid securing a contact area in advance for arranging a contact for connection to the respective gates of p-MOS transistors 12a, 12b and n-MOS transistors 14a and 14b in the base cell 11, in the gate array type semiconductor integrated circuit device by a master slice system.例文帳に追加

本発明の半導体集積回路装置は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置において、ベースセル１１に、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したものである。 - 特許庁

This biopolymer analysis chip 1 is equipped with a transparent substrate 17, a solid imaging device 3 formed by arraying double gate transistors 20 in a two-dimensional array shape on the transparent substrate 17, a reflection prevention film 35 formed on the light receiving surface of the solid imaging device 3, and spots 60, 60 scattered in a matrix form on the surface of the reflection prevention film 35.例文帳に追加

生体高分子分析チップ１は、透明基板１７と、透明基板１７上においてダブルゲートトランジスタ２０を二次元アレイ状に配列してなる固体撮像デバイス３と、固体撮像デバイス３の受光面上に成膜された反射防止膜３５と、反射防止膜３５の表面上においてマトリクス状に点在したスポット６０，６０，…と、を具備する。 - 特許庁

In the case of manufacturing an opposed substrate 16 of a liquid crystal display element of the liquid crystal display device, first, a transparent conductive film 9 is formed onto an entire transparent substrate 1, and a hydrogen reduction processing is applied to a region of the transparent conductive film 9 placed on a gate electrode 2 of a TFT array substrate 15 to apply blackening processing to the region.例文帳に追加

液晶表示装置の液晶表示素子の対向基板１６の製造時には、まず透光性基板１上全体に透明導電膜９を成膜し、次に、ＴＦＴアレイ基板１５のゲート電極２上部に位置する透明導電膜９の領域を水素還元処理することにより黒化させる。 - 特許庁

A semiconductor device comprises: a plurality of transistors having a gate electrode extending in a first direction; transistor arrays 54 in which the plurality of transistors are disposed in a second direction crossing the first direction; and pad electrodes 50 that are disposed in the first direction of the transistor array and are electrically connected to source regions of the plurality of transistors.例文帳に追加

第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 - 特許庁

This is the active matrix type liquid crystal display device using a TFT array, a dummy passivation film 12 using the same material as a passivation film 7 in a TFT part is arranged in the neighborhood of the passivation film 7 in the TFT part at the position on a gate electrode 4 and also at the position not overlapped with a source electrode 9.例文帳に追加

ＴＦＴアレイを用いたアクティブマトリクス型液晶表示装置であって、ＴＦＴ部におけるパッシベーション膜７と同一の材料を用い、ＴＦＴ部におけるパッシベーション膜７の近傍であって、ゲート電極４上に位置するとともに、ソース電極９とは重ならない位置にダミーパッシベーション膜１２を配置する。 - 特許庁

The semiconductor integrated circuit device is provided with a gate array part 12, in which a plurality of transistors 14 are included and an arbitrary circuit is constituted by forming wiring between the transistors, and at least one IP (intellectual property) part 13, which includes a plurality of transistors and a plurality of wirings connecting the transistors and has prescribed functions.例文帳に追加

複数のトランジスタ１４を含み、これら複数のトランジスタ相互間で配線が施されることで任意の回路が構成されるゲートアレイ部１２と、複数のトランジスタとこれら複数のトランジスタ相互を接続する複数の配線とを含み、所定の機能を有する少なくとも１つのＩＰ（Intellectual Property）部１３とを具備する。 - 特許庁

A nonvolatile semiconductor memory device has one word gate 104 and a memory cell array 200 in which twin memory cells 100 having first and second nonvolatile memory cells 108A, 108B controlled by first and second control gates 106A, 106B are arranged respectively in the directions of column and row.例文帳に追加

不揮発性半導体記憶装置は、１つのワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより制御される第１，第２の不揮発性メモリセル１０８Ａ，１０８Ｂとを有するツインメモリセル１００を、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ２００を有する。 - 特許庁

An array substrate of this liquid crystal device has auxiliary capacitance lines 52, auxiliary capacitance electrodes 61 which are oppositely disposed on the under layer of the auxiliary capacitance lines via gate insulating films 62 and, thereby, form auxiliary capacitance and connecting wiring 80 which connect pixel TFTs 75, pixel electrodes 53 and the auxiliary capacitance electrodes with each other.例文帳に追加

液晶表示装置のアレイ基板は、補助容量線５２と、ゲート絶縁膜６２を介して補助容量線の下層に対向配置されることにより補助容量を形成する補助容量電極６１と、画素ＴＦＴ７５、画素電極５３、及び補助容量電極を互いに連結する連結配線８０とを有している。 - 特許庁

At the time of initialization, configuration data prepared for all areas of the configuration memory (RAM) 153 built in the field programmable gate array(FPGA) 150 and previously stored in a file storage device 140 are downloaded to the RAM 153 through a system memory 120 and then only configuration data necessary for data processing are downloaded to a part of the RAM 143.例文帳に追加

初期化時に、ファイル記憶装置１４０に予め格納されているフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３全領域分のコンフィグレーション・データを、システムメモリ１２０を介してＲＡＭ１５３にダウンロードし、その後、データ処理に必要なコンフィグレーション・データのみをＲＡＭ１５３の一部にダウンロードする。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

The erasion operation control device 10 of a flash memory is provided with a common discharge circuit section 20 connecting electrically and directly at least one out of a source part CSL, a drain part CBL, and a substrate part CWL constituting respective cell MC00-MCmn constituting a cell array 9 of a flash memory circuit, and a gate part WL during erasion operation in the flash memory.例文帳に追加

フラッシュメモリ回路のセルアレイ９を構成するそれぞれのセルＭＣ００〜ＭＣｍｎを構成するソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つと、ゲート部ＷＬとを当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる共通放電回路部２０が設けられているフラッシュメモリの消去動作制御装置１０。 - 特許庁

To provide a matrix array substrate which is used for a plane display device, etc., includes contact holes integrally penetrating gate insulating films and interlayer insulating films and patterns for forming auxiliary capacitors(Cs) to be superposed on scanning lines 11 and is capable of preventing the shorting between pixel electrodes 52 and the scanning line 11 and between the pixel electrodes 52 and preventing the fluctuation in the auxiliary capacitors.例文帳に追加

平面表示装置等に用いられるマトリクスアレイ基板であって、ゲート絶縁膜及び層間絶縁膜を一括して貫くコンタクトホールと、走査線１１に重ねられる補助容量（Ｃｓ）形成用パターンとを含むものにおいて、画素電極５２と走査線１１との間や画素電極５２間における短絡を防止でき、かつ、補助容量の変動を防止できるものを提供する。 - 特許庁

This device is provided with a field programmable gate array 11 which is rewritable in on-board state, is provided with a main function as a programmable controller and performs processing to a sequence instruction and a microprocessor 3 which has a network interface function executable parallelly with the operation of the main function of the programmable controller and performs processing to a microprocessor instruction besides a sequence instruction.例文帳に追加

オンボードにて書替え可能であり、プログラマブルコントローラとしての主要機能を備え、シーケンス命令に対する処理を行うフィールドプログラマブルゲートアレイ１１と、前記プログラマブルコントローラとしての主要機能の動作と並列的に実行可能なネットワークインタフェース機能を有し、前記シーケンス命令以外のマイクロプロセッサ命令に対する処理を行うマイクロプロセッサ３を備える。 - 特許庁

The method for manufacturing a semiconductor device comprises a step for preparing a firm macrochip 11, a step for preparing an IC chip 10 having an area 13 for mounting the firm macrochip and an area 15 where a gate array is formed, and a step for mounting the firm macrochip 11 in the mounting area 13 of the IC chip 10.例文帳に追加

本発明に係る半導体装置の製造方法は、ファームマクロが作り込まれたファームマクロチップ１１を準備する工程と、前記ファームマクロチップを搭載するための搭載領域１３及びゲートアレイが形成された領域１５を有するＩＣチップ１０を準備する工程と、前記ＩＣチップ１０における搭載領域１３に前記ファームマクロチップ１１を実装する工程と、を具備するものである。 - 特許庁

This integrated circuit device is composed of a bus, at least two units connected with the bus and a monitoring circuit 150 configured to monitor transactions between at least two units through the bus and store transaction information in the FPGA (Field Programmable Gate Array) embedded memory 151 and store bus monitoring information in the FPGA embedded memory at an FPGA design step during SoC design.例文帳に追加

本発明の集積回路装置はバスと、バスと連結された少なくとも二つの装置と、バスを通じた少なくとも二つの装置の間のトランザクションを観察し、トランザクション情報をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）エンベデットメモリに貯蔵するモニタリング回路とを含み、ＳｏＣ設計の時、ＦＰＧＡ設計段階でＦＰＧＡエンベデットメモリにバスモニタリング情報を貯蔵することができる。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

This flat display device has a plurality of electric field emission type cathodes K, a high voltage electrode which fixedly supplies an intense electric field forms a Schottky barrier which makes possible electrons being emitted from the cathodes K to the surfaces of the cathodes K, a two dimensional MOS gate array which controls electron emission from the cathodes K, and a phosphor layer which glows by impacts of electrons selectively emitted from the cathodes K.例文帳に追加

複数の電界放出型カソードＫと、その複数のカソードＫの表面に、その複数のカソードＫからの電子放射を可能にし得るショットキーバリアを形成する強電界を固定的に与える高圧電極と、複数のカソードＫに接続され、その複数のカソードＫからの電子の放射の有無を制御する２次元ＭＯＳゲートアレイと、複数のカソードＫから選択的に放出された電子の衝撃によって、光輝せしめられる蛍光体層Ｐとを有する。 - 特許庁