「gate stack」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To provide a reliable process for achieving selectivity for selectively etching spacer/side wall material on fin against spacer/side wall material on a gate stack of finFET structure in an integrated circuit.例文帳に追加

集積回路内のｆｉｎＦＥＴ構造体のゲート・スタック上のスペーサ／側壁材料に対してフィン上のスペーサ／側壁材料を選択的にエッチングするための選択性を達成するための信頼できるプロセスを提供する。 - 特許庁

To provide a new metal compound which is stable to heat on a gate stack containing a high-k dielectric and does not cause carbon diffusion caused in the case of a metal carbide.例文帳に追加

高ｋ誘電体を含むゲート・スタック上において熱に対して安定な新規の金属化合物であって、金属炭化物の場合に起こるような炭素拡散を引き起こさない金属化合物を提供すること。 - 特許庁

The nonvolatile semiconductor storage comprises: a semiconductor substrate 1 having a main surface; and a plurality of stack gate electrodes SG1-SG3 formed on the main surface of the semiconductor substrate 1 with an interval one another.例文帳に追加

不揮発性半導体記憶装置は、主表面を有する半導体基板１と、半導体基板１主表面上に、互いに距離を隔てて形成された複数のスタックゲート電極ＳＧ１〜ＳＧ３とを備えている。 - 特許庁

The identical substrate flash memory/DRAM hybrid semiconductor device obtain a DRAM by (1) floating a gate near a substrate and (2) connecting the flash memory to the drain of a write/read pass transistor in a two-layer stack gate structure MOS transistor, storing charges corresponding to data '0', '1', and then turning off the pass transistor.例文帳に追加

２層スタックゲート構造ＭＯＳトランジスタにおいて、基板に近いゲートを（１）フローテングにする事によりフラッシュメモリを、（２）書き込み・読み出し用パストランジスタのドレインに接続して０，１のデータに対応した電荷を蓄積した後、パストランジスタをオフにする事によりＤＲＡＭを実現した同一基板フラッシュ・ＤＲＡＭ混載半導体装置。 - 特許庁

The insulating film is subjected to overetching, to make its surface lower than that of the semiconductor substrate, a gate spacer is formed on the side of the gate stack, then an epitaxial layer is selectively grown on the side and base of the semiconductor substrate which are exposed by overetching, and first source/drain region 112 and second source/drain regions 114 are formed.例文帳に追加

半導体基板表面以下にエッチングされるように絶縁膜をオーバーエッチングしながらゲートスタックの側面にゲートスペーサを形成した後、オーバーエッチングにより露出した半導体基板の側面及び底面で同時に選択的なエピタキシャル層を成長させ、第１及び第２ソース／ドレイン領域１１２、１１４を形成する。 - 特許庁

The gate stack structure is equipped with: an interfacial layer 4 formed on a semiconductor substrate 5; a high-k dielectric 3 formed on the interfacial layer 4; a silicide gate 1 including a diffusive material and an impurity metal and formed over the high-k dielectric; and a barrier metal 2 having a barrier effect to the diffusive material and formed between the high-k dielectric 3 and the silicide gate 1.例文帳に追加

ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。 - 特許庁

The stack layer includes an insulating layer disposed on the channel region, a charge storage layer disposed on the insulating layer, a multi-layer tunneling dielectric structure on the charge storage layer, and a gate disposed on the multi-layer tunneling dielectric structure.例文帳に追加

スタック層は、チャネル領域上に配置した絶縁層、絶縁層上に配置した電荷蓄積層、電荷蓄積層上の多層トンネリング誘電体構造、および多層トンネリング誘電体構造上に配置したゲートを有する。 - 特許庁

A memory cell structure for a memory device includes a read transistor 120 having a floating gate node FG, a tunneling capacitor 130 having a first programming terminal 160, and a coupling capacitor stack 200 having a second programming terminal 150.例文帳に追加

メモリデバイス用メモリセル構造は、フローティングゲートノードＦＧを有したリードトランジスタ１２０と、第１プログラミング端子１６０を有したトンネリングコンデンサ１３０と、第２プログラミング端子１５０を有したカップリングコンデンサスタック２００とを具備する。 - 特許庁

To provide a stack metal gate MOSFET, which can use a common material at PMOS and NMOS of CMOS device and generate different work functions using the same metal material, and to provide a manufacturing method thereof.例文帳に追加

ＣＭＯＳデバイスのＰＭＯＳおよびＮＭＯＳゲートで共通の材料が使用でき、同じゲート金属材料を使用して異なる仕事関数が生成できるスタック金属ゲートＭＯＳＦＥＴおよび製造方法が提供される。 - 特許庁

To provide a method for manufacturing a flash memory cell wherein an increase in thickness of an oxide film in a dielectric film can be restrained in a heat treatment process for compensating etching damage after an etching process for forming a stack gate is performed.例文帳に追加

スタックゲートを形成するためのエッチング工程を行った後、エッチング損傷を補償するための熱処理工程で誘電体膜内の酸化膜の厚さ増加を抑制することが可能なフラッシュメモリセルの製造方法を提供すること。 - 特許庁

A lower insulating layer 2 which is as thick as the drain electrode 7, a gate electrode 4 which is as thick as the source electrode 3, and an upper insulating layer 6 which is as thick as the insulating layer 5 are stacked on one side of the stack across a gap portion.例文帳に追加

この積層体の一方の側方に、間隙部を挟んで、ドレイン電極７と同じ厚さの下部絶縁層２と、ソース電極３と同じ厚さのゲート電極４と、絶縁層５と同じ厚さの上部絶縁層６とを積層する。 - 特許庁

When a mechanical switch 11 detects connection between the gathering machine 1 and a binding/paper punching machine 20, a control section of the gathering machine 1 switches a switching gate 8, a leading guide 9, and a transfer path switching plate 10 as illustrated, thereby transferring a gathered paper stack downward.例文帳に追加

機械式スイッチ１１が丁合機１と綴じ／穿孔機２０との連結を検出すると、丁合機１の制御部は、切換えゲート８、案内ガイド９、搬送路切換板１０を図に示すように切り換えるので、丁合された用紙束は下方に搬送される。 - 特許庁

Since the impurity concentration of the drain region 14b can be kept certainly higher than the one of a drain region formed under a first spacer film in relation to a conventional stack-gate type EEPROM memory cell, the resistance value of the drain region 14b is so reduced as to obtain a stable saturation current in the case of the reading operation of a data.例文帳に追加

従来のスタックゲート型のＥＥＰＲＯＭのメモリセルに係る第１のスペーサ膜下のドレイン領域よりも不純物濃度を高く確保できるため、その抵抗値が下がり、データの読み出し動作の際に安定した飽和電流を得ることができる。 - 特許庁

A three-dimensional (3D) semiconductor memory element includes a vertical channel extending from a lower stage to an upper stage adjacent to a substrate, and coupled to a plurality of memory cells; and a cell array having the plural memory cells, and arrayed in a gate stack form of a staircases-shaped structure arranged on the substrate.例文帳に追加

３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。 - 特許庁

For example in a tapered NAND gate, the bottom devices in a NFET stack are to have longer widths than the top device to achieve smaller top input to output pin delay at the expense of larger bottom input to output pin delay.例文帳に追加

たとえば、テーパ付きＮＡＮＤゲートにおいて、ＮＦＥＴスタックの底部デバイスは、底部入力ピンから底部出力ピンへの遅延の差が大きくなるという犠牲を払って、頂部入力ピンから頂部出力ピンへの遅延の差を小さくするために、頂部デバイスより幅が大きい。 - 特許庁

This invention provides the metal compound which is a p-type metal having a work function of about 4.75-5.3 eV, preferably about 5 eV and comprises MO_xN_y stable to heat on the gate stack comprising the high-k dielectric and an interface layer, and a method for manufacturing the MO_xN_y metal compound.例文帳に追加

仕事関数が約４．７５から約５．３、好ましくは約５ｅＶであるｐ型金属であり、高ｋ誘電体とインタフェース層とを含むゲート・スタック上で熱に対して安定なＭＯ_ｘＮ_ｙを含む金属化合物、およびこのＭＯ_ｘＮ_ｙ金属化合物を製作する方法が提供される。 - 特許庁

A semiconductor substrate contains a previously patterned gate stack 12 on the substrate, is covered with a first dielectric substance 40 for forming a first level 42 and then deposited with a second dielectric substance 44 to form a second level 46.例文帳に追加

本発明による半導体基板は、半導体基板上にあらかじめパターン付けされたゲート・スタック１２を含んでおり、第１のレベル４２を形成する第１の誘電体４０により被覆されていて、その後第２の誘電体４４が堆積されて、第２のレベル４６を形成する。 - 特許庁

The gate stack comprises a High-k insulator element including a first High-k cup and a second High-k cup, a ferroelectric element encapsulated by the High-k insulator element, and an upper electrode arranged on the the High-k insulator element.例文帳に追加

ゲートスタックは、第１のＨｉｇｈ−ｋカップと第２のＨｉｇｈ−ｋカップとを含むＨｉｇｈ−ｋ絶縁体素子と、Ｈｉｇｈ−ｋ絶縁体素子にカプセル化された強誘電体素子と、Ｈｉｇｈ−ｋ絶縁体素子の上部に位置する上部電極とを含む。 - 特許庁

For a stack type nonvolatile memory 20 for storing electric charges in a floating gate and storing a logic state by a characteristic observation tool 31, voltage current characteristics when a stored electric charge amount is a prescribed value are observed and the characteristics are displayed at a graph display part 35 as a first graph [1].例文帳に追加

フローティングゲートに電荷を蓄積して論理状態の記憶を行うスタック型不揮発性メモリ２０について、特性実測ツール３１により、蓄積電荷量が所定値のときの電圧電流特性を実測し、この特性を第１グラフ[1]としてグラフ表示部３５に表示する。 - 特許庁

In the field-effect transistor memory element having the ferroelectric material, a ferroelectric layer is composed of a first ferroelectric layer stacked between a buffer layer and an electrode layer, and a second ferroelectric layer stacked to cover a gate stack.例文帳に追加

強誘電体を有する電界効果トランジスタ型記憶素子において、強誘電体層が、バッファ層と電極層の間に積層される第一の強誘電体層と、ゲートスタックを被包するように積層される第二の強誘電体層からなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子を提供する。 - 特許庁

To provide a semiconductor device using a lanthanum aluminum oxide as an insulation film which has a gate electrode that satisfies characteristics required for an electrode to be stacked on the insulation film and never deteriorates the characteristics of the insulation film over various semiconductor device manufacturing processes and which has a stack structure that ensures semiconductor device miniaturization.例文帳に追加

ランタンアルミニウム酸化物を絶縁膜として用いた半導体装置において、この絶縁膜に積層する電極として必要な特性を満たすと共に、各種半導体装置製造過程を経てもその絶縁膜特性を劣化させることのないゲート電極を見出し、微細化に対応可能なスタック構造を有する半導体装置を提供する。 - 特許庁

A method of manufacturing a semiconductor integrated circuit device having a MISFET comprises the steps of: covering a surface of a semiconductor substrate with an oxygen-absorbing film after forming a gate stack of a MISFET and a peripheral structure; performing annealing in that state to activate an impurity in a source-drain region; and subsequently removing the oxygen-absorbing film.例文帳に追加

本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 - 特許庁

Each of the memory cells 50 in the nonvolatile semiconductor storage device comprises an n-type source region 16a and a drain region 16c that are formed on the main surface of a semiconductor substrate 1; and stack gate electrodes 37a, 37b mutually independently formed on the main surface of the semiconductor substrate 1 sandwiched between the source and drain regions 16a, 16c.例文帳に追加

本発明の不揮発性半導体記憶装置におけるメモリセル５０の各々は、半導体基板１の主表面に形成されたｎ型のソース領域１６ａおよびドレイン領域１６ｃと、ソース領域１６ａとドレイン領域１６ｃとに挟まれる半導体基板１の主表面上に、互いに独立して形成されたスタックゲート電極３７ａ、３７ｂとを備えている。 - 特許庁