「layout optimization」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

METHOD AND PROGRAM FOR DESIGNING MASK LAYOUT FOR INTEGRATED CIRCUIT AND OPTIMIZATION METHOD OF MASK LAYOUT OF INTEGRATED CIRCUIT例文帳に追加

集積回路のためのマスク・レイアウト設計方法およびプログラムならびに集積回路のマスク・レイアウトの最適化方法 - 特許庁

Flat layout patter data 102 (already optimized) are generated by optimization processing in Step S2.例文帳に追加

ステップＳ２における最適化処理により、フラットなレイアウトパターンデータ（最適化済）１０２が生成される。 - 特許庁

LOGICAL PROGRAM, METHOD AND SYSTEM FOR LAYOUT-DRIVEN, AREA-CONSTRAINED DESIGN OPTIMIZATION例文帳に追加

レイアウトドリブンの領域の制約された設計の最適化を行う論理プログラム、方法及びシステム - 特許庁

Layout design processing in the layout hierarchy blocks (floor planning, initial placement, ideally clocked timing optimization synthesis) is next performed (S2), and placement information 48 about the layout hierarchy blocks is fed back to the top level (S3).例文帳に追加

次に、レイアウト階層ブロックでのレイアウト設計処理（フロアプラン、初期配置、理想クロックでのタイミング最適化合成）を行い（Ｓ２）、レイアウト階層ブロックの配置情報４８をトップレベルにフィードバックする（Ｓ３）。 - 特許庁

In the layout optimization, re-layout is made by combining the section groups with program sections which are not grouped or by combining the section groups together while keeping the arrangement relations.例文帳に追加

レイアウト最適化では、配置関係を保持したまま、セクショングループとグループ分けされなかったプログラムセクション、もしくはセクショングループ同士を組み合わせて、再レイアウトを行う。 - 特許庁

METHOD, PROGRAM PRODUCT AND APPARATUS OF SIMULTANEOUS OPTIMIZATION FOR NA-SIGMA EXPOSURE SETTING AND SCATTERING BAR OPC USING DEVICE LAYOUT例文帳に追加

デバイスレイアウトを用いるＮＡ−シグマ露光設定および散乱バーＯＰＣの同時最適化の方法、プログラム製品、および装置 - 特許庁

These technologies realize timing optimization and layout to reduce crosstalk for LSI chips, and also generate layout patterns to improve yield, so that they are very useful.例文帳に追加

これらの技術を用いると、ＬＳＩチップのタイミング最適化やクロストークを低減するレイアウトが行える上に、歩留まりも向上できるレイアウトパターンも生成することができ、非常に有用である。 - 特許庁

Then, a layout optimization means 2 optimizes the layout of a section group storage areas while keeping arrangement relations between the program sections constituting the section groups determined by the grouping.例文帳に追加

次に、レイアウト最適化手段２は、グループ分けによって決められたセクショングループを構成するプログラムセクションの配置関係を保持したまま、セクショングループ格納領域のレイアウトの最適化を行う。 - 特許庁

To attain the effective utilization of a space at the back of a game machine so that the optimization of a layout to arrange various devices is realized.例文帳に追加

遊技機背面側においてスペースの有効利用を図り、ひいては各種装置を配するレイアウトの最適化を実現すること。 - 特許庁

Then, top level layout design processing (initial placement, clock synthesis, timing optimization synthesis considering clock delay propagation, routing) is performed (S4).例文帳に追加

次に、トップレベルでのレイアウト設計処理（初期配置、クロック合成、クロック遅延伝播を考慮したタイミング最適化合成、配線）を行う（Ｓ４）。 - 特許庁

To provide a cell instance generation method which can uniquely give an instance showing a hierarchical structure to a cell which is newly inserted as the result of the optimization of flat layout pattern data to layout pattern data having the hierarchical structure.例文帳に追加

階層構造を有するレイアウトパターンデータに対して、フラットなレイアウトパターンデータの最適化の結果、新たに挿入されたセルに、階層構造を示すインスタンスを一義的に付与できるセルインスタンス生成方法を提供する。 - 特許庁

To provide a circuit designing tool to reduce possible deviation in the subsequent implementation of a circuit, in automated optimization of a circuit design before a detailed design layout, by determining the probability of violation on design constraints in advance.例文帳に追加

詳細な設計レイアウトを実行する前の回路設計の自動最適化において、設計制約違反の確率を事前に判定して、実装時の誤りを低減する。 - 特許庁

To perform optimization by arrangement in consideration of characteristics of adjacent two cells when arranging the cells in layout processing by a semiconductor integrated circuit.例文帳に追加

本発明の課題は、半導体集積回路のレイアウト処理におけるセル配置の際に、隣り合う２つのセルの特性を考慮した配置によって最適化することことを目的とする。 - 特許庁

To minimize the frequency of executing circuit optimization and re-layout in stabilizing the timing of a path by adjusting a delay in the object path when a deviation from the timing is detected in a verification process conducted after layout for a circuit cell and wiring in a semiconductor device.例文帳に追加

半導体装置の回路セルや配線のレイアウト後の検証工程でタイミング違反が検出された場合に目的のパスのディレイを調整してパスのタイミングを収束させる際、回路最適化と再レイアウトの実行回数を可及的に少なくする。 - 特許庁

During initial layout processing using a net list 1, timing constraint 2, a floor plan 3, a layout library 4, and a timing library 5 or the like, a library for the timing/area estimation for estimating the timing and the area after the timing optimization is previously created, and it is estimated whether the timing constraint 2 can be satisfied.例文帳に追加

ネットリスト１、タイミング制約２、フロアプラン３、レイアウトライブラリ４、およびタイミングライブラリ５などを用いた初期配置処理中に、タイミング最適化後のタイミング、面積を見積もるためのタイミング・面積見積もり用ライブラリを予め作成しておき、タイミング制約２を満たすことができるかを見積もる。 - 特許庁

An optimization processor 1 for optimizing a program is provided with a data item extraction part 2, a layout part 4, an unused data item extraction part 5, an integration determination part 6, and a data item integration part 9.例文帳に追加

プログラムを最適化する最適化処理装置１に、データ項目抽出部２、レイアウト部４、未使用データ項目抽出部５、集約判定部６及びデータ項目集約部９を備える。 - 特許庁

In designing a layout of a semiconductor integrated circuit device, in step 2a for optimization before step 21 for executing compaction, the number of contacts and the wiring width are increased or decreased according to the size of a transistor.例文帳に追加

半導体集積回路装置のレイアウトを設計するにあたり、そのコンパクション実行ステップ２１の前の最適化のステップ２ａで、トランジスタのサイズに応じてコンタクト数および配線幅を増減するようにした。 - 特許庁

The establishing operation of the high-speed shortest routes R1 to R5 can save optimization by repeated logic designs and layout designs to offer simplicity, quickness, and flexible accommodation to a specification change and the like.例文帳に追加

高速な最短ルートＲ１乃至Ｒ５の確立作業は、論理設計とレイアウト設計との繰り返しにより最適化する必要がなく、簡易かつ迅速に、また、仕様変更等に対しても柔軟に対応することができる。 - 特許庁

To provide an integrated device and a layout method thereof, and a program such that even a physical place in a memory layer can be taken into consideration, even a physical electric power load of individual access can be taken into consideration, and delicate optimization of electric power can be achieved.例文帳に追加

メモリ階層内の物理的な場所まで考慮でき、個別アクセスの物理的な電力負荷まで考慮でき、きめ細かな電力の最適化を実現可能な集積装置およびそのレイアウト方法、並びにプログラムを提供する。 - 特許庁

To provide an optical scanner which excels in arrangement position accuracy and moldability of a scanning lens and which attains size reduction of the overall scanner, by size reduction of an optical housing through optimization of layout, and to provide an image forming apparatus equipped with the optical scanner.例文帳に追加

走査レンズの配置位置精度及び成形性に優れ、レイアウトの最適化による光学ハウジングの小型化により装置全体の小型化を実現した光走査装置、及び該光走査装置を備える画像形成装置を提供する。 - 特許庁

This power consumption optimization method is provided to describe specifications of a semiconductor integrated circuit in HDL, and to perform a logical composition from sources described in the HDL, and to optimize the power consumption of a semiconductor integrated circuit used for circuit design for performing layout design.例文帳に追加

半導体集積回路の仕様をＨＤＬで記述し、ＨＤＬで記述されたソースから論理合成を行い、レイアウト設計を行う回路設計で用いられる、半導体集積回路の消費電力を最適化する消費電力最適化方法である。 - 特許庁

A layout device for the semiconductor integrated circuit includes: a first storage area for storing an optimization library which includes possibility of short circuit and association between a cell frame and an overlapping distance by combination of cells placed in adjacency; and a first optimization means for overlapping the cell frame with the combination of cells which can be short-circuited and placing them with reference to the optimization library stored in the first storage area in the cell placement satisfying a design rule.例文帳に追加

上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。 - 特許庁