「logic-level」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The intermediate voltage level may be selected to hold the logic circuitry in a retention mode in which the state is retained in the logic circuitry 4, but processing operations are not performed.例文帳に追加

中間電圧レベルを選択して、論理回路を保持モードで維持してもよく、この状態は論理回路４内で維持されるが、処理動作は行われない。 - 特許庁

To estimate performance of an integrated circuit highly accurately, while keeping the correspondence with a register transfer level logic description, and to improve quality of the logic description.例文帳に追加

レジスタ転送レベル論理記述との対応を保ちつつ高精度に集積回路の性能を見積もり、論理記述の品質向上を可能とする。 - 特許庁

A photocoupler 3 converts the input of a positive/negative logic setting signal from a positive/negative logic setting switch 4 on a peripheral device side into a receiving side logical level.例文帳に追加

フォトカプラ３は周辺装置側の正負論理設定スイッチ４からの正負論理設定信号の入力を受信側論理レベルに変換する。 - 特許庁

When the enable signal is shifted from the logic L to the logic H, a clock is output from an output terminal X, with its stopped level set as a restarting point.例文帳に追加

イネーブル信号が論理Ｌから論理Ｈに遷移すると、その停止していたレベルを再起点として出力端子Ｘからクロックが出力される。 - 特許庁

The clock selection circuit holds the prescribed first logic level for a fixed time from a time at which a supply power source is supplied first and, after that, receives a selection signal CL1 being a second logic level.例文帳に追加

クロック選択回路２１０は、供給電源が最初に供給された時から一定の時間区間所定の第１ロジックレベルを保持しその後第２ロジックレベルとなる選択信号ＣＬ１を受信する。 - 特許庁

The logic 0 voltage level corresponds to a first cell voltage value when 0 bit is stored in a cell, the logic 1 voltage level corresponds to a second cell voltage value when 1 bit is stored in a cell.例文帳に追加

論理０電圧レベルは、セルが０ビットを中に格納するときの第１セル電圧値に対応し、論理１電圧レベルは、セルが１ビットを中に格納するときの第２セル電圧値に対応する。 - 特許庁

The bypass logic enables a bypass path around the level shifting logic to propagate the signal therethrough to the second component when the first supply voltage and second supply voltage are at the same voltage level.例文帳に追加

バイパス・ロジックは、第１供給電圧および第２供給電圧が同じ電圧レベルである場合、レベル・シフト・ロジック周囲のバイパス経路を介して第２構成要素に伝えられるようにする。 - 特許庁

To provide a logic estimation method for a logic circuit which calculates an output value from an input value and an input value from an output value on a functional level to perform the estimation of faulty parts in a logic circuit and perform logic estimation by a design debug.例文帳に追加

論理回路の故障箇所の推定、あるいは設計デバッグでの論理推定を行うために、機能レベルで入力値から出力値、及び出力値から入力値を算出する論理回路の論理推定方法を提供する。 - 特許庁

A semiconductor integrated circuit 1A includes: an input buffer 11 which attenuates amplitude of a noise component in an input signal IN to output a noise removal signal OUT; and logic circuits 12, 13 which latch logic signals according to change of a logic level of the noise removal signal OUT when the logic level changes.例文帳に追加

半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。 - 特許庁

The logic simulation device uses an instruction level simulator 2 for pre- and post-processing instruction groups of a test program 26 wherein machine language instructions are combined and a logic simulator 5 for an instruction group to be tested, and carries out logic simulation while transferring exchange data between the instruction level simulator 2 and logic simulator 5.例文帳に追加

論理シミュレーション装置は、機械語命令を組み合わせた試験プログラム２６の前後処理命令群には命令レベルシミュレータ２を用い、試験対象命令群には論理シミュレータ５を用いて、命令レベルシミュレータ２と論理シミュレータ５の間で交換データを転送しながら論理シミュレーションを実行している。 - 特許庁

To realize a semiconductor integrated circuit that includes a level conversion circuit having a high degree of permissibility of an element characteristic with low power consumption that converts a very small logic level such as about 0.5 V into about 1 V to 3 V being a conventional logic level.例文帳に追加

０．５Ｖ程度の非常に小さい論理レベルを通常の論理レベルである１Ｖから３Ｖ程度に変換する低消費電力で素子特性に対する許容度の大きいレベル変換回路を含む半導体集積回路の実現を図る。 - 特許庁

A fixed signal output section 113 monitors the voltage of the low-level voltage logic signal and when it is detected from voltage monitoring that the low-level voltage logic signal is not determined, a constant-level fixed signal is outputted to prevent supply of overcurrent.例文帳に追加

固定信号出力部１１３は、低レベル電圧論理信号の電圧監視を行い、電圧監視から低レベル電圧論理信号の不確定を検出した場合は、一定レベルの固定信号を出力して過剰電流の供給を防止する。 - 特許庁

The memory system uses a conventional DRAM memory structure having a pair of first-level sense amplifier, a second-level sense amplifier, and control logic for the sense amplifiers.例文帳に追加

メモリシステムは、１対の第１レベルセンスアンプ、１つの第２レベルセンスアンプ、センスアンプ用の制御ロジックを有する従来のＤＲＡＭメモリ構造を用いる。 - 特許庁

When a low-level signal is inputted to the logic circuit 13, the communication driver 12 has a low-level signal inputted preferentially.例文帳に追加

そして、論理回路１３にＬｏレベルの信号が入力されると、通信ドライバ１２にはＬｏレベルの信号が優勢となって出力される。 - 特許庁

To perform the logic resynthesis of gate-level logical data following the alteration of function-level logical data by using a dummy cell in addition to an effective cell.例文帳に追加

機能レベルの論理データ変更に伴うゲートレベルの論理データの再度論理合成を有効セルに加えダミーセルを用いて短期間に行う。 - 特許庁

A drive circuit 31 is provided with a gate line control logic circuit 34, a first level shifter module 36, a second level shifter module 38 and a multiplexer 32.例文帳に追加

駆動回路３１は、ゲート線制御論理回路３４と、第１レベルシフターモジュール３６、第２レベルシフターモジュール３６と、マルチプレクサ３２を備えている。 - 特許庁

Thus, even if the voltage at the high logic level side of the input signals is low, the level conversion circuit is surely operated without a malfunction.例文帳に追加

したがって、入力信号の高論理レベル側の電圧が低い場合にも、レベル変換回路は、誤動作することなく確実に動作する。 - 特許庁

To provide a method and system for low-power level-sensitive scan design latch with power-gated logic.例文帳に追加

電力ゲート論理を有する低電力レベル・センシティブ・スキャン設計ラッチの方法及びシステムを提供する。 - 特許庁

Then, the ϕCPR is a signal outputting a positive logic level at the prescribed time after applying a power source.例文帳に追加

ここで、φＣＰＲは電源投入後の所定時間に正の論理レベルを出力する信号である。 - 特許庁

When the input data signal is at a high logic level, the variable resistor is switched to be a low resistance.例文帳に追加

入力データ信号が高電圧論理状態では、可変抵抗器は低抵抗値に切り替わる。 - 特許庁

To detect its erroneous description even when an erroneous description other than a language description level exists in a scramble logic equation.例文帳に追加

スクランブル論理式に言語記述レベル以外の誤記述があった場合でもその誤記述を検出する。 - 特許庁

To output a stable logic level from an output terminal even through subjected to wired connection.例文帳に追加

ワイヤード接続されたとしても安定した論理レベルを出力端子から出力できるようにする。 - 特許庁

An embodiment of the graphic processing system includes a memory device, a driver, and level of detail computation logic.例文帳に追加

グラフィック処理システムの実施形態は、メモリ装置と、ドライバと、および詳細レベル計算ロジックを含む。 - 特許庁

The output logic signals are supplied to level shifters 12, 13 and analog switches 14, 15.例文帳に追加

出力されたロジック信号は、レベルシフタ１２および１３、アナログスイッチ１４および１５に供給される。 - 特許庁

Even if output-levelswitch already exists, there is no easy way with no process-logic dependency. 例文帳に追加

output-levelスイッチを用意しているとはいえ、プロセスとロジックが分離していないとカスタマイズは容易ではありません。 - PEAR

A plurality of logic circuits operating with an equal power supply voltage are disposed together as a common power supply logic circuit block 122 and around the common power supply logic circuit block 122, logic circuit blocks 103, 104 operating with a power supply voltage different from that of the common power supply logic circuit block 122 are disposed with a level shifter circuit block 131 with a level shifter circuit formed therein inbetween.例文帳に追加

同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロック１２２として配置し、共通電源論理回路ブロック１２２の周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロック１３１を挟んで、共通電源論理回路ブロック１２２と異なる電源電圧で動作する論理回路ブロック１０３，１０４を配置している。 - 特許庁

The level of detail computation logic is configured to compute a level of detail for a texture mapping operation based on the first level of detail component from the lookup table and the second level of detail component from the driver.例文帳に追加

詳細レベル計算ロジックは、ルックアップテーブルからの第１詳細レベル成分とドライバからの第２詳細レベル成分に基づいて、テクスチャマッピング演算のために詳細レベルを計算するように構成される。 - 特許庁

At the timing that the logic level of the latch strobe signal LS changes from the high level to a low level, the output of the clock pulse of a source clock signal SCK for performing the capture of the data is stopped.例文帳に追加

ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化するタイミングでは、データの取り込みを行うためのソースクロック信号ＳＣＫのクロックパルスの出力を停止させる。 - 特許庁

To detect the halt or level abnormality of a clock signal inputted to a logic circuit during either of the high-level period and low-level period of the clock signal, and to reset a digital signal conditioning block when abnormal conditions are encountered.例文帳に追加

ロジック回路に入力のクロック信号がＨｉ及びＬｏ期間のどちらでもその停止やレベルの異常を検出し、異常時にはデジタル信号処理ブロックをリセットする。 - 特許庁

A first level shift circuit LVS1 performs a level shift of the high-level voltage of luminance data S2 from a logic circuit 10 to the second upper-side power supply voltage AVDD and the low-level voltage to the intermediate voltage Vc, and a second level shift circuit LVS2 performs the level shift of the high-level voltage of the luminance data S2 to the intermediate voltage Vc.例文帳に追加

第１レベルシフト回路ＬＶＳ１は、ロジック回路１０からの輝度データＳ２のハイレベル電圧を第２上側電源電圧ＡＶＤＤに、ローレベル電圧を中間電圧Ｖｃにレベルシフトし、第２レベルシフト回路ＬＶＳ２は、輝度データＳ２のハイレベル電圧を中間電圧Ｖｃにレベルシフトする。 - 特許庁

A first component in the timer unit varies an output from a first logic level to a second logic level at a first rate, on the other hand, a second component in the timer unit varies an output at a second rate.例文帳に追加

タイマユニット内の第１のコンポーネントは、出力を第１の論理レベルから第２の論理レベルへと第１のレートで変化させ、一方、タイマユニット内の第２のコンポーネントは、出力を第２のレートで変化させる。 - 特許庁

When the detection permission signal is at logic level '1' and the bit pattern retained at the D latches 11-15 is '11111', a bit stream detection signal of a logic level '1' is outputted from an AND gate F10.例文帳に追加

検出許可信号が論理レベル“１”でありかつＤラッチ１１〜１５に保持されたビットパターンが“１１１１１”である場合にＡＮＤゲートＦ１０から論理レベル“１”のビット列検出信号が出力される。 - 特許庁

At the time of read operation of a real memory cell, variation speed of the dummy bit line XDBL by the dummy memory cell DMC1 to the first logic level is delayed by the second logic level held in the second dummy memory cell DMC2.例文帳に追加

リアルメモリセルの読み出し動作時に、第１ダミーメモリセルＤＭＣ１によるダミービット線ＸＤＢＬの第１論理レベルへの変化速度は、第２ダミーメモリセルＤＭＣ２に保持された第２論理レベルにより遅くなる。 - 特許庁

A signal output circuit 154 supplies a first potential signal to the capacity line when the signal held by the first latch circuit 151 is at a first logic level and supplies a second potential signal to the capacity line when the signal is at a second logic level.例文帳に追加

信号出力回路１５４は、第１ラッチ回路１５１が保持する信号が第１論理レベルのときは第１電位信号を、第２論理レベルのときは第２電位信号を前記一の容量線に供給する。 - 特許庁

A first path is defined from a high potential power supply VDD to an output node B via a logic level setting resistance R_L, and a second path is defined from the high potential power supply VDD to the output node B as bypassing the logic level setting resistance R_L.例文帳に追加

高電位電源VDDから論理レベル設定抵抗R_Lを経由して出力ノードBに至る第1経路と、高電位電源VDDから論理レベル設定抵抗R_Lを経由しないで出力ノードBに至る第2経路と、を設ける。 - 特許庁

A second current controller receives a current from the output node, in response to a second logic level of a second signal and buffers an input voltage, to provide an output on the output node in response to a first logic level of the second signal.例文帳に追加

第２電流制御部は、第２信号の第２論理レベルに応答して出力ノードから電流を受け、第２信号の第１論理レベルに応答して入力電圧をバッファリングして出力ノードに出力する。 - 特許庁

The post-stage PLL circuit (20) is halted when the detection signal outputted from the pre-stage PLL circuit (10A) is at a first logic level, and on the other hand, when the detection signal is at a second logic level, the post-stage PLL circuit (20) is activated.例文帳に追加

後段のＰＬＬ回路（２０）は、前段のＰＬＬ回路（１０Ａ）から出力された検出信号が第１の論理レベルのとき、停止する一方、当該検出信号が第２の論理レベルのとき、動作する。 - 特許庁

Thus, the logic circuit part of the test mode circuit 12 is reset, by OR-condition of the set level of a test terminal 13R and the level of the power line 3.例文帳に追加

そこで、テストモード回路１２のロジック回路部を、テスト端子１３Ｒの設定レベルと電源線３のレベルとのＯＲ条件によってリセットする。 - 特許庁

The toggle logic may transition the thermal sensor from a first power consumption level to a second power consumption level responsive, at least in part, to a toggle indication.例文帳に追加

トグルロジックは、トグル表示に少なくとも一部応答し、サーマルセンサを第１の電力消費レベルから第２の電力消費レベルへと移行させることができる。 - 特許庁

The logic signals supplied to the level shifters 12, 13 are level-shifted to signals for a high voltage system and respectively output to analog switches 16, 17.例文帳に追加

レベルシフタ１２および１３に供給されたロジック信号は、高圧系の信号にレベルシフトされて、アナログスイッチ１６および１７にそれぞれ出力される。 - 特許庁

On the basis of the extracted mismatching points, a description is created by forcibly substituting the gate-level logic simulation result information into the logic simulation result information of the RTL description.例文帳に追加

抽出した不一致ポイントに基づき、ゲートレベルの論理シミュレーション結果情報をＲＴＬ記述の論理シミュレーション結果情報に強制代入記述を作成する。 - 特許庁

A system for behavioral synthesis includes an unnecessary logic analysis means and a performance evaluation model output means, and the logic which does not affect the number of execution cycles in a cycle level model is eliminated.例文帳に追加

不要論理解析手段と、性能評価モデル出力手段とを備え、サイクルレベルモデル中の実行サイクル数に影響を与えない論理を削除する。 - 特許庁

As this prescribed logic level is a value indicating uncoincidence of compared results E0-n, a logic synthesizing means 7 judges that address information does not coincide with redundancy address information.例文帳に追加

この所定論理レベルは比較結果Ｅ０〜ｎの不一致を示す値であるので、論理合成手段７はアドレス情報と冗長アドレス情報とは不一致であると判定する。 - 特許庁

If a determination result indicates mismatching, mismatching points in logic simulation result information of the RTL description and in gate-level logic simulation result information are extracted.例文帳に追加

そして、判定結果が不一致であった場合に、ＲＴＬ記述の論理シミュレーション結果情報とゲートレベルの論理シミュレーション結果情報の不一致箇所を抽出する。 - 特許庁

A correction circuit 4 amplifies the received HD-SDI signal and corrects the deteriorated frequency characteristic to convert the signal into a logic level such as the PECL (Positive Emitter Coupled Logic).例文帳に追加

補正回路４は、入力されたＨＤ−ＳＤＩ信号の増幅と劣化した周波数特性の補正とを行い、ＰＥＣＬ等の論理レベルに変換する。 - 特許庁