「logic-level」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

When an input signal IN is transferred from an Hi level to an Lo level, a transistor MP3 is turned OFF until the input signal IN reaches a logic threshold value or less, and a Low-level input voltage ViL reaches a reference voltage VREF level by comparing a reference voltage VREF and the input signal IN.例文帳に追加

入力信号ＩＮがＨｉレベルからＬｏレベルに遷移した際、トランジスタＭＰ３は入力信号ＩＮが論理しきい値以下になるまではＯＦＦしており、基準電圧ＶＲＥＦと入力信号ＩＮとを比較することによって、Ｌｏｗレベル入力電圧ＶｉＬは基準電圧ＶＲＥＦレベルとなる。 - 特許庁

A control section 12 receives a logic level of a prescribed upper limit phase and that of a prescribed lower limit phase discriminated by the level discrimination section 11, calculates an intermediate phase between the upper limit phase and the lower limit phase, and selects the upper limit phase or the lower limit phase at which the pulse signal S-OUT has a level different from the level at the intermediate phase.例文帳に追加

制御部１２では、所定の上限位相と下限位相の論理レベルが上記レベル判定部１１に判定され、さらに上限位相と下限位相との間の中間位相が計算され、上限位相と下限位相のうち、パルス信号Ｓ−ＯＵＴが中間位相と異なるレベルを有する位相が選択される。 - 特許庁

When the input signal IN is transferred from the Lo level to the Hi level, the transistor MP3 is turned ON until the input signal IN exceeds the logic threshold value, and a High-level input voltage ViH is increased by the current section of the transistor MP4 in the High-level input voltage ViH.例文帳に追加

入力信号ＩＮがＬｏレベルからＨｉレベルに遷移した際には、トランジスタＭＰ３は入力信号ＩＮが論理しきい値をこえるまではＯＮとなり、Ｈｉｇｈレベル入力電圧ＶｉＨは、トランジスタＭＰ４の電流分だけＨｉｇｈレベル入力電圧ＶｉＨが上がることになる。 - 特許庁

In a direct transfer mode, the control logic generates control signals that cause the sense amplifiers to transfer data from a first one of the first-level sense amplifiers (a source sense amplifier) top the second-level sense amplifier, and from there to a second one of the first-level sense amplifiers (a destination sense amplifier).例文帳に追加

直接データ転送モードにおいて、制御ロジックは、センスアンプにデータを１つ目の第１レベルセンスアンプ（起点センスアンプ）から第２レベルセンスアンプへと転送させ、そこから２つ目の第１レベルセンスアンプ（目的地センスアンプ）へと転送させるように制御信号を生成する。 - 特許庁

When the voltage of the terminal T4 is lower than the lower limit value or higher than the upper limit value, the abnormality detecting section 50 outputs the signal DET indicating that the voltage level is an L (logic low) level.例文帳に追加

一方、異常検出部５０は、端子Ｔ４の電圧が下限値を下回る場合、あるいは端子Ｔ４の電圧が上限値を上回る場合には電圧レベルがＬ（論理ロー）レベルである信号ＤＥＴを出力する。 - 特許庁

The supply of overcurrent that occurs when the low level voltage logic signal is not determined, is prevented by the fixed signal, so that when power source becomes low level, overcurrent that concurrently occurs is prevented.例文帳に追加

低レベル電圧論理信号の不確定時に発生する過剰電流の供給を固定信号により防止することで、電源が低位レベルになった場合に同時期に発生する過剰電流を防止する。 - 特許庁

A logical circuit 13 in a state where a signal is not transmitted from each CPU 11, a logic circuit 13 always has a high-level signal inputted from each CPU 11 and outputs the high-level signal to a communication driver 12.例文帳に追加

論理回路１３は、各ＣＰＵ１１から信号が送信されていない状態では、常にＨｉレベルの信号が各ＣＰＵ１１から入力され、Ｈｉレベルの信号を通信ドライバ１２に出力する。 - 特許庁

When the selection signal CL1 is a first logic level, the clock selection circuit 210 selects the clock signal CLK and outputs it as a first clock signal SCLK, when the selection signal CL1 is a second logic level, the circuit 210 selects a data strobe signal DQS and outputs it as a second clock signal SCLK.例文帳に追加

クロック選択回路２１０は、選択信号ＣＬ１が第１ロジックレベルである場合には、クロック信号ＣＬＫを選択して第１クロック信号ＳＣＬＫとして出力し、選択信号ＣＬ１が第２ロジックレベルである場合、データストローブ信号ＤＱＳを選択して第２クロック信号ＳＣＬＫとして出力する。 - 特許庁

The third circuit 50A produces a third clock signal s50 which has a period of the second clock signal s20 and in which a timing of change from a first logic level to a second logic level is the same as the corresponding timing of the first clock signal s10 from the first and second clock signals s10, s20.例文帳に追加

第３の回路５０Ａは、前記第１及び第２のクロック信号ｓ１０，ｓ２０から、前記第２のクロック信号ｓ２０の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号ｓ１０の当該タイミングと同じである第３のクロック信号ｓ５０を生成する。 - 特許庁

Since an NMOS transistor(TR) Mnb is turned on when a level of an output OUT of an output node 50 of a dynamic logic circuit 100 is at a high level, a reduced voltage VBB smaller than a ground voltage VSS is applied to a back gate of a MOS TR and an NMOS TR Mn1 of an n-logic 10.例文帳に追加

ダイナミックロジック回路１００の出力ノード５０の出力ＯＵＴのレベルがハイレベルのときはＮＭＯＳトランジスタＭｎｂがターンオンするので、ｎ-ロジック１０のＭＯＳトランジスタ及びＮＭＯＳトランジスタＭｎ１のバックゲートには接地電圧ＶＳＳより小さい値の降圧電圧ＶＢＢが印加される。 - 特許庁

A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.例文帳に追加

真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁

A second dot clock whose logic level is changed in each allowed minimum interval from a high frequency clock is formed according to information of the predetermined allowable minimum interval and when the significant edge is detected, the phase is corrected so that the allowable minimum interval of a logic level interval may be secured, before and after the detection.例文帳に追加

また、予め設定されている許容最小期間の情報に応じ、高周波クロックから、許容最小期間毎に論理レベルが変化する第２のドットクロックを形成すると共に、上述の有意エッジの検出時に、この検出前後でも、論理レベル期間の許容最小期間を確保するように位相を修正する。 - 特許庁

By this setup, signals of high level are outputted to a logic circuit 8 from the clock control register 7 to shut off the logic circuit 8, and clock signals are stopped from being supplied to a functional macro module, whereby useless power consumption can be reduced.例文帳に追加

これにより、クロック制御レジスタからハイレベルの信号が論理回路に出力されて論理回路を遮断し、機能マクロモジュールへのクロックの供給を停止して機能マクロモジュールの動作を停止することにより、無駄な消費電力を削減する。 - 特許庁

After the test data have been stored, when the logic level of the select signal SL is varied, the selector 22 selects an internal clock CLK generated by an internal oscillating circuit 21, and a core logic part 23 generates output data through the action synchronized with the clock CLK.例文帳に追加

テスト用データが格納された後、セレクト信号ＳＬの論理レベルを変化させると、セレクタ２２は、内部発振回路２１の発生する内部クロックＣＬＫを選択し、コアロジック部２３が該クロックＣＬＫに同期した動作で出力データを生成する。 - 特許庁

For each level of BDD, first and second MOS transistors which correspond to all variable nodes contained within the same level are horizontally aligned and vertically stacked for each level of BDD to design the layout of the cells of the pass transistor logic circuit.例文帳に追加

ＢＤＤの各レベルについて、同一レベル内に含まれる全ての変数ノードに対応する第１および第２のＭＯＳトランジスタを水平方向に並べ、かつＢＤＤのレベル毎に垂直方向に縦積みする構造として、パス・トランジスタ論理回路のセルのレイアウトを設計する。 - 特許庁

To provide a receiving level controller, a power line receiver and a receiving level control method for increasing the response speed of the feedback control of AGC without using complicated signal processing and a logic.例文帳に追加

複雑な信号処理や論理を用いることなく、ＡＧＣのフィードバック制御の応答速度を早くすることが可能な、受信レベル制御装置、電力線受信機、及び受信レベル制御方法を提供することを目的とする。 - 特許庁

The source charge share is performed during the period when the logic level of a latch strobe signal LS for concurrently transferring the data for one line component captured into a sampling circuit 32 of a source driver 300 to a latch circuit 33 remains at a high level.例文帳に追加

ソースドライバ３００のサンプリング回路３２に取り込まれた１行分のデータを一斉にラッチ回路３３に転送するためのラッチストローブ信号ＬＳの論理レベルがハイレベルになっている期間中にソースチャージシェアが行われる。 - 特許庁

Gate level data after logic composition are inputted 103 and when a gate level version cone and a racing checkpoint are present, a subcone (called a racing check cone) having the racing checkpoint as the end point of the cone is generated as additional information on the cone.例文帳に追加

論理合成後のゲートレベルデータを入力１０３し、ゲートレベル版コーンとレーシングチェックポイントが存在する場合は、レーシングチェックポイントをコーンの終点とした、サブコーン（レーシングチェックコーンと呼ぶ）をコーンの付加情報として生成する。 - 特許庁

The detection part receives input data in response to a clock signal and when the logic value of input data before the received input data is a first level continuously, the first control signal is generated to control the voltage level of the output node.例文帳に追加

検出部は、クロック信号に応答して入力データを受けて、その入力データの以前の入力データの論理値が連続的に第１レベルである場合、第１制御信号を発生して出力ノードの電圧レベルを制御する。 - 特許庁

A logic circuit does not select either of the circuit elements so as not to act on the latch output and the operation of the other circuit element fixes the latch output to a high level or a low level at application of power.例文帳に追加

そして、これらの回路エレメントの一方を論理回路により非選択としてラッチ出力に対して作用しないようにし、他方の回路エレメントの作用により電源投入時のラッチの出力をハイレベルまたはローレベルに固定する。 - 特許庁

Signals fixed to the logic level H or L are inputted to input terminals INm+1 to INn of a functional macro 1 in at least one test pattern.例文帳に追加

また、集積回路が複数の機能マクロを内蔵する場合に、試験用外部端子を少なくしてコストの削減を図るとともに、各機能マクロの試験時間の短縮を図る。 - 特許庁

The third transistor provides the main word line driving signal to the sub-word line in response to a third voltage that has a lower level than a logic "high" state of the sub-word line driving signal.例文帳に追加

第３トランジスタはサブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答してメインワードライン駆動信号をサブワードラインに提供する。 - 特許庁

Voltage of the bit lines BLj, /BLj is amplified to a normal logic level by a sense amplifier 30j, and outputted to data lines DLi, /DLj through a transfer gate 40.例文帳に追加

ビット線ＢＬｊ，／ＢＬｊの電圧は、センスアンプ３０_ｊで通常の論理レベルに増幅され、転送ゲート４０を介してデータ線ＤＬｉ，／ＤＬｊに出力される。 - 特許庁

To provide a noise reduction circuit immediately after transition of a logic level of an input signal, which does not influence a delay value between an input and an output.例文帳に追加

入出力間の遅延値にノイズ除去回路が影響を与えない、入力信号の論理レベルの遷移直後のノイズ除去回路を提供することである。 - 特許庁

When data indicating a high logic level is written in a memory cell, electric charges stored consequently are fewer than stored electric charges under normal operation of a dynamic memory.例文帳に追加

高論理レベルを表わすデータがメモリセル内に書込まれる場合には、その結果格納される電荷はダイナミックメモリの通常動作の下における格納電荷よりも小さい。 - 特許庁

Consequently, the P-channel MOS transistors increase in ON resistance and the inverter having nearly constant logic level which does not depend upon the source voltage VCC can be obtained.例文帳に追加

これにより、ＰチャネルＭＯＳトランジスタのＯＮ抵抗が大きくなり、電源電圧ＶＣＣに依存しないほぼ一定のロジックレベルのインバータを実現することができる。 - 特許庁

When the photo coupler 42 is in an off-state, a divided voltage value of the voltage VH via the resistors 66 and 46 is applied, as a voltage of the logic level "H", to the signal line SL.例文帳に追加

フォトカプラ４２がオフ状態である場合には、信号線ＳＬには論理「Ｈ」レベルの電圧として電圧ＶＨの抵抗体６６、４６の分圧値が印加される。 - 特許庁

Voltage information (VL2-VH2), having a narrow voltage amplitude biased to a grounding voltage GND side, is converted into voltage information VLout, VHout at a logic level for a latter circuit for output.例文帳に追加

接地電圧GND 側に片寄った電圧振幅の狭い電圧情報（ＶL2〜ＶH2）を後段回路用の論理レベルの電圧情報ＶLout，ＶHoutに変換して出力する。 - 特許庁

Voltage information (VL1-VH1), having narrow voltage amplitude biased to a power supply voltage Vdd side, is converted into voltage information VLout, VHout at a logic level for a latter circuit for output.例文帳に追加

電源電圧Ｖdd側に片寄った電圧振幅の狭い電圧情報（ＶL1〜ＶH1）を後段回路用の論理レベルの電圧情報ＶLout，ＶHoutに変換して出力する。 - 特許庁

To prepare a final gate level net list which realizes a changed logic by only wiring correction in occurrence of the change of an HDL and satisfies timing restriction.例文帳に追加

ＨＤＬの変更があった場合、配線修正のみで変更後の論理を実現し、なお且つタイミング制約を満たす最終ゲートレベルネットリストを作成することである。 - 特許庁

A semiconductor substrate 1 is sectioned into a memory circuit 30 and a logic circuit 40 by an isolation film 2 and a level difference step 1a is formed in the memory circuit part 30.例文帳に追加

半導体基板１は素子分離絶縁膜２により記憶回路部３０と論理回路部４０に区画され、記憶回路部３０には段差部１ａが形成されている。 - 特許庁

A method of preventing current leakage in logic circuits within level sensitive scan design (LSSD) latch circuits in an application specific integrated circuit (ASIC) 100 is provided.例文帳に追加

特定用途向け集積回路（ＡＳＩＣ）におけるレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路内部の論理回路内の漏電電流を防ぐ方法を提供する。 - 特許庁

In order to improve the level of decision by using AI (Artificial Intelligence) or Fuzzy Logic," or "in order to make input -operation easier by using GUI (Graphical User Interface)" are examples of such problems to be solved by the invention. 例文帳に追加

「AI（人工知能）又はファジィ理論により判断を高度化すること」、「GUI（グラフィカル・ユーザー・インターフェイス）により入力を容易化すること」などがその例である。 - 特許庁

In this logic circuit synthesis device, when a processing is started, HDL is read (S100), a design restriction condition is set (S200), an optimization processing is performed and the net list of a gate level is generated (S300).例文帳に追加

処理が開始されると、ＨＤＬが読み込まれ（Ｓ１００）、設計制約条件を設定し（Ｓ２００）、最適化処理を行い、ゲートレベルのネットリストを生成する（Ｓ３００）。 - 特許庁

When a leak current is caused in a global data line GIOn or/GIOn, a signal IOSHD inputted to logic gates R42 and R43 is made a L level.例文帳に追加

グローバルデータ線ＧＩＯｎまたは／ＧＩＯｎでリーク電流が発生している場合、論理ゲートＲ４２およびＲ４３に入力される信号ＩＯＳＨＤがＬレベルとなる。 - 特許庁

Thus, the power source of the input buffer is varied by a voltage level of the input signal, thereby accurately judging logic levels of the input signal over a wide range.例文帳に追加

これにより、入力バッファの電源が入力信号の電圧レベルにより変動されるので、広範囲の入力信号のロジックレベルを正確に判定できる。 - 特許庁

An applying means 11b in the testing mode of a first circuit part 11 applies binary logic level voltage to a specific terminal of a first connector 11a alternately multiple times.例文帳に追加

第１の回路部１１の試験モード時印加手段１１ｂは、第１のコネクタ１１ａの特定の端子に２値の論理レベルの電圧を交互に複数回印加する。 - 特許庁

If the first amount of traffic reaches a threshold level of the first remapping engine, then the logic diverts a portion of the traffic to be translated by a second remapping engine.例文帳に追加

トラフィックの第１の量が第１のリマッピング・エンジンのしきい値に達すれば、その後ロジックは、第２のリマッピング・エンジンによってトランスレーションされるトラフィックの一部を転換する。 - 特許庁

Also, power consumption is reduced by setting the logic level, so that the power-supply voltage is not applied to in between the source and the drain of the transistor whose threshold is low at standby.例文帳に追加

また閾値の低いトランジスタのソース、ドレイン間に待機時に電源電圧が印加されないように論理レベルを設定することで、消費電力が低減される。 - 特許庁

An output logic at the transition of the input signal is inverted at a high speed through the forced pull-up and it attains high speed level conversion and low current consumption.例文帳に追加

この強制プルアップにより入力信号変遷時の出力論理が高速に反転され、このことがレベル変換の高速化及び低消費電流化を達成する。 - 特許庁

This conversion circuit for converting data of a signal line in the form of logic pulses of current to RS 232 level voltages between the air conditioner and a computer is composed of software.例文帳に追加

エアコンとコンピュータとの間において論理パルス電流形態の信号線データをＲＳ２３２レベルの電圧に変換する変換回路をソフトウェアによって構成する。 - 特許庁

Logic power VDDXY is supplied to a Y shift register and high-voltage power VHHXY and low-voltage power VLLXY are supplied to a level shifter.例文帳に追加

ロジック電源ＶＤＤＸＹはＹシフトレジスタに供給される一方、高電圧電源ＶＨＨＸＹ及び低電圧電源ＶＬＬＸＹはレベルシフタに供給される。 - 特許庁

The dynamic headroom controller generates a dynamic headroom control signal having a voltage level that varies depending on the logic state of the current driving circuit activation signal.例文帳に追加

ダイナミックヘッドルームコントローラは、電流駆動回路活性化信号の論理状態に応じて変化する電圧レベルを有するダイナミックヘッドルーム制御信号を発生する。 - 特許庁

The notification is done by a user level interruption/exception mechanism within a microprocessor 101, or is done by some other logic or software within a computer system.例文帳に追加

通知は、マイクロプロセッサ１０１内のユーザレベル割込み／例外機構によりなされるか、または、コンピュータシステム内のいくらかの他のロジックまたはソフトウェアによりなされてよい。 - 特許庁

To provide a semiconductor integrated circuit that suppresses disturbance of a waveform of an output signal when a logic level of the output signal is changed in response to a received signal.例文帳に追加

入力する信号に応じて出力信号の論理レベルを変化される際、その出力信号の信号波形の乱れを抑えた半導体集積回路を提供する。 - 特許庁