「logic-level」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The unit register circuit configured with transistors of a different conductivity type is interconnected alternately by inverting a logic level of the fixed voltage.例文帳に追加

導電型の異なるトランジスタで構成される単位レジスタ回路を、固定電圧の論理レベルを反転させて、交互に接続する。 - 特許庁

A logical value "X2 (indefinite value)" whose signal intensity is a strength level "5" is added to an output expected value of a conventional logic simulation model.例文帳に追加

従来の論理シミュレーションモデルの出力期待値に、信号強度がストレングス・レベル「５」の論理値「Ｘ２（不定値）」を加えた。 - 特許庁

To provide a high-speed circuit which realizes a level logic method similar to that of a semiconductor circuit and takes advantage of the high speed of Josephson junction.例文帳に追加

半導体回路と同様のレベル論理方式を実現し、ジョセフソン接合の高速性を活かした高速回路を得ること。 - 特許庁

When the output signals of both zero detecting sections 60 and 63 become high in logic level, the noise shaper 20 is reset.例文帳に追加

これらゼロ検出部６０及び６３の出力信号がともに論理「Ｈ」レベルとなることで、ノイズシェーパ２０がリセットされる。 - 特許庁

To reduce cost by simple mounting while maintaining an upper layer data flow having high priority level or the QoS of a logic channel.例文帳に追加

プライオリティレベルの高い上位レイヤデータフロー又は論理チャネルのＱｏＳを保ちつつ、シンプルな実装によりコストを削減する。 - 特許庁

The apparatus can further include an edge detector for producing a latching signal in response to changes in the logic level of the output of the oscillator.例文帳に追加

本装置は、発振器の出力の論理レベルの変動に応答してラッチ信号を発生するエッジ検出器をさらに含む。 - 特許庁

The charge compensation circuit 56 is a bistable circuit constituted of two step-inverters 58, 60 and latches a logic level of a node 62.例文帳に追加

電荷補填回路５６は、２段のインバータ５８，６０から構成される双安定型回路であり、ノード６２の論理レベルをラッチする。 - 特許庁

When reading out data, the test device 600 outputs the chip enable-signal/CE to the semiconductor memories 1-8, and switches selectively the logic level of the selecting signal/GE0 outputted to the semiconductor memories 1-4 and the logic level of the selecting signal/GE0 outputted to the semiconductor memories 5-8 to a L level.例文帳に追加

データの読出時、テスト装置６００は、Ｌレベルのチップイネーブル信号／ＣＥを半導体記憶装置１〜８へ出力し、半導体記憶装置１〜４へ出力する選択信号／ＧＥ０の論理レベルと、半導体記憶装置５〜８へ出力する選択信号／ＧＥ０の論理レベルとを選択的にＬレベルに切換える。 - 特許庁

The decision block provides an output that is at a same logic level as the first data input, when the two data inputs are at expected logic levels during normal operating conditions (that is, there is no disturbances).例文帳に追加

正常動作状態の（すなわち妨害がない）間、２つのデータ入力が期待論理レベルである場合、決定ブロックは第１のデータ入力と同じ論理レベルである出力を提供する。 - 特許庁

On the outside of the RESURF region 24, a second logic circuit region is formed, which is applied with the driving voltage level required for driving a second logic circuit 22 with respect to the ground potential.例文帳に追加

ＲＥＳＵＲＦ領域２４の外側には、接地電位に対して第２ロジック回路２２を駆動させるのに必要な駆動電圧レベルが印加される第２ロジック回路領域が形成されている。 - 特許庁

A logic circuit includes additional upper and lower MOS transistors for coupling external voltage supplies to internal voltage nodes instead of using PN diodes to clamp internal voltage at a level capable of maintaining data in the logic circuit.例文帳に追加

ＰＮダイオードの代わりに上部および下部のＭＯＳトランジスタを追加することにより、外部電圧源を内部電圧ノードに結合し、論理回路でデータを維持できるレベルへと内部電圧をクランプする。 - 特許庁

To provide a manufacturing method that has resolved the occurrence of a level difference at a boundary part between a DRAM section and a logic section concerning a semiconductor device in which a DRAM section and a logic section are mounted in a mixed way on a semiconductor substrate.例文帳に追加

半導体基板上にＤＲＡＭ部とロジック部とが混載された半導体装置について、ＤＲＡＭ部とロジック部との境界部での段差発生を解消した製造方法を提供する。 - 特許庁

The output circuit block has a logic circuit, a power controller for controlling the power feed to the logic circuit according to the control signal, and an output circuit for outputting a signal corresponding to an output signal from the logic circuit during feeding power to the logic circuit, and at stoppage of power feed to the logic circuit, outputting a signal held a level provided when feeding power to the logic circuit.例文帳に追加

前記出力回路ブロックは、ロジック回路と、前記制御信号に従って前記ロジック回路への電力の供給を制御する電力制御部と、前記ロジック回路への電力供給時には、前記ロジック回路が出力する信号に応じた信号を出力し、前記ロジック回路への電力供給停止時には、前記ロジック回路への電力供給時に出力していた信号のレベルを保持して出力する出力回路とを有する。 - 特許庁

Gate widths of these transistors T1 and T2 are 38 micrometers and 4 micrometers, respectively, Consequently, the time for the voltage transition of the bus lines when driving at the logic 'L' level voltage takes longer time rather than when driving at the logic 'H' level voltage.例文帳に追加

これらトランジスタＴ１及びＴ２のゲート幅は、それぞれ「３８μｍ」と「４μｍ」であり、これにより、論理「Ｌ」レベルの電位にて駆動する場合の方が、論理「Ｈ」レベルの電位にて駆動する場合よりもバス配線の電位遷移にかかる時間が増大する。 - 特許庁

The defective of the evaluation wiring and the defectives besides that can be discriminated easily by writing the specified logic level (an expected value) from the input circuit and reading the logic level latched to the latch circuit under the state, thus shortening the development period of the semiconductor manufacturing process.例文帳に追加

この状態で、入力回路から所定の論理レベル（期待値）を書き込み、ラッチ回路にラッチされた論理レベルを読み出すことで、評価用配線の不良と、それ以外の不良とを容易に判別でき、半導体製造プロセスの開発期間を短縮できる。 - 特許庁

When the RSSI level is lower than the reference level, a changeover switch 2 is controlled by the logic circuit 5, a matching means 3 is selected to obtain an optimal speech state, and an antenna 1 is connected.例文帳に追加

RSSIレベルが基準レベルを下回った場合には、ロジック回路５により切換スイッチ２を制御して、最適な通話状態が得られる整合手段３を選択して、アンテナ１を接続する。 - 特許庁

Further, a second CMOS logic circuit 14 operated at a voltage between the intermediate level and the ground level drives the gate of an NMOS TR Qn11 of the charging/discharging control circuit 11.例文帳に追加

また、中間電位とグランド電位との間の電圧で動作する第２のＣＭＯＳ論理回路１４によって充放電制御回路１１のＮＭＯＳトランジスタＱｎ１１のゲートを駆動する。 - 特許庁

In a comparison means 3, when replacement for a spare memory level is not set, a non-redundancy setting signal jdg is turned to be at a high logic level to be non-activated, and operation is stopped.例文帳に追加

比較手段３は、予備メモリセルへの置換設定がされていない場合には、非冗長設定信号Ｊｄｇがハイ論理レベルとなり非活性化されて動作が停止する。 - 特許庁

When a Hi level period of PFM pulse signal generated by the PFM control circuit 2 becomes longer than a Hi level period of PWM signal, a logic circuit 3 outputs a PFM pulse signal.例文帳に追加

ロジック回路３は、ＰＦＭ制御回路２が生成するＰＦＭパルス信号のＨｉレベル期間がＰＷＭ信号のＨｉ期間よりも長くなると、ＰＦＭパルス信号を出力する。 - 特許庁

When the voltage of the terminal T4 exists between the upper limit value and the lower limit value, the abnormality detecting section 50 outputs a signal DET indicating that the voltage level is an H (logic high) level.例文帳に追加

異常検出部５０は、端子Ｔ４の電圧がその上限値および下限値の間にある場合には、電圧レベルがＨ（論理ハイ）レベルである信号ＤＥＴを出力する。 - 特許庁

In the programmable logic unit, the first control signal and/or the second control signal is an analog multi-level signal, and the first connection means and/or the second connection means includes A/D conversion means for converting an analog multi-level signal to a set of digital signals.例文帳に追加

また、前記第１接続手段及び／又は前記第２接続手段が、アナログ多値信号を１組のディジタル信号に変換するＡ／Ｄ変換手段を含む上記の装置。 - 特許庁

To provide an operational amplifier circuit capable of fixing an output logic level to a desired level in the case that a voltage of an input signal exceeds a same mode input voltage range even when a pair of incompatible transistors are employed.例文帳に追加

トランジスタのペア性が悪くても、入力信号の電圧が同相入力電圧範囲外となった場合の出力の論理レベルを所望のレベルに固定できるようにする。 - 特許庁

To provide a division level logic circuit that is operated at a power supply voltage over the breakdown voltage of an element and outputs output signals with respect to input signals at a variable level.例文帳に追加

素子の耐圧以上の電源電圧で動作し、複数の入力信号に対する複数の出力信号をレベル可変で出力できる分割レベル論理回路を提供する。 - 特許庁

Thus, when the level of the first or second node W1 or W2 reaches the switching level of the flip-flop circuit FF or below, the flip-flop circuit FF earlier detects the level and an output logic is changed.例文帳に追加

従って、第１又は第２のノードＷ１又はＷ２の電位が前記フリップフロップ回路ＦＦのスイッチングレベル以下に低下した段階になると、このフリップフロップ回路ＦＦが早期にレベル検出を行って、出力論理が変化する。 - 特許庁

Before the logic level of CE* terminal becomes H level, a buffer 6 fetches the read data while a latch control signal BLTCH is at the H level, the output is immediately turned into high impedance and the access with the flash ROM 2 is finished.例文帳に追加

バッファ６は、ＣＥ^* 端子の論理レベルがＨレベルになる前にラッチ制御信号ＢＬＴＣＨがＨレベルである間にリードデータを取り込み、直ぐに出力をハイインピーダンスにしてフラッシュＲＯＭ２とのアクセスを終了する。 - 特許庁

In such a case, in the first connecting state, a logical level of an external terminal changes in response to a logical level of the first node, and in the second connecting state, a logic state of the second node changes in response to the logical level of the external terminal.例文帳に追加

ここで、第１の接続状態においては、外部端子の論理レベルが第１のノードの論理レベルに応じて変化し、第２の接続状態においては、第２のノードの論理状態が外部端子の論理レベルに応じて変化する。 - 特許庁

To solve a problem of an uncertain logic level caused by the loss in one power supply in a dual power supply CMOS integrated circuit.例文帳に追加

２電源ＣＭＯＳ集積回路における一方電源のロスによって引き起こされる不確定論理レベルの問題を解決する。 - 特許庁

A logic level detection section 13 and a duty adjustment section 20 are provided between a photoelectric conversion section 11 and a data / clock recovery section 14.例文帳に追加

光／電気変換部１１およびデータ／クロック再生部１４の間に論理レベル検出部１３およびデューティ調整部２０を設ける。 - 特許庁

A plurality of level transducing circuits, each of which applies a voltage obtained by boosting the logic voltage corresponding to each of a plurality of the switching elements.例文帳に追加

複数のスイッチング素子夫々に対応し、ロジック電圧を昇圧した電圧を印加する、複数のレベル変換回路を備える。 - 特許庁

The density correction texture removing logic circuit 55 sets the texture removing level for a page under processing to an internal register and applies the texture removing processing to the image information by using contents of the register.例文帳に追加

これら画像処理を施した後に、格納若しくは伝達された地肌除去レベルを用いて地肌除去処理を行う。 - 特許庁

To provide a semiconductor device having a test operation mode for determining a logic level of a plurality of internal signals by a current measurement result.例文帳に追加

複数の内部信号の論理レベルを電流測定結果により判定するテスト動作モードを有する半導体装置を提供する。 - 特許庁

The device driver is provided with logic which drives the magnetic head of each actuator block and the magnetic disk which the magnetic head accesses on an arbitrary RAID level.例文帳に追加

該デバイスドライバは、各アクチュエータブロックの磁気ヘッドと該磁気ヘッドがアクセスする磁気ディスクとを、任意のレイドレベルで駆動するロジックを備える。 - 特許庁

To reduce power consumption of a semiconductor storage to which a self-time logic system and a multi-level block selection architecture are adopted.例文帳に追加

セルフタイムロジック方式および多階層ブロック選択アーキテクチャを採用した半導体記憶装置の消費電力を低減させること。 - 特許庁

To provide a high level synthesizer for suppressing the increase in a circuit scale, and designing a logic circuit with an effect of reducing power consumption.例文帳に追加

回路規模の増大を抑え、かつ消費電力低減効果が大きい論理回路を設計できる高位合成装置を提供する。 - 特許庁

Neither pull-down device is strong enough to singularly overcome the pull-up device and fully pull down an output lead to an emphasis logic low level.例文帳に追加

いずれのプルダウン装置も単独でプルアップ装置を克服し出力リード線をエンファシス論理ローのレベルに引き下げるほど強くない。 - 特許庁

To convert a model of a logic circuit block described detailedly on an RT level into a model having a high abstract degree with no time concept included.例文帳に追加

ＲＴレベルで詳細に記述された論理回路ブロックのモデルを時間概念を含まない抽象度の高いモデルに変換する。 - 特許庁

By using the high level abstraction model source code early created, the coverage is measured without waiting for the completion of the actual logic of the RTL.例文帳に追加

早く作成できた高抽象度モデルソースコードを用いることにより、ＲＴＬの実論理の完成を待たずにカバレッジを計測できる。 - 特許庁

A bus arbiter responds to destruction level detection logic for detecting the destruction of write data by the target and blocks access to the PCI bus.例文帳に追加

バス・アービタはターゲットによって書き込みデータの破壊を検出する破壊レベル検出論理に応答し、ＰＣＩバスへのアクセスをブロックする。 - 特許庁

To provide a light emitting element driving circuit with simple configuration which dispenses with a Zener diode reducing the voltage level of a logic IC.例文帳に追加

ロジックＩＣの電圧レベルを低減するためのツェナーダイオードを不要にし、さらに構成を簡単にした発光素子駆動回路である。 - 特許庁

In general, if we have an N level logic circuit, then we will need to divide the rods into N groups numbered from 1 to N. 例文帳に追加

一般に、nレベル論理回路が与えられたとすると、そのロッドを1からnまでに番号をつけたn個のグループに分ける必要があろう。 - コンピューター用語辞典

For monitoring completion of operation commands put in a queue of a PCI bus target, queue level detection logic is used.例文帳に追加

ＰＣＩバス・ターゲットの待ち行列に入れられた操作コマンドの完了をモニタするために、待ち行列レベル検出論理が用いられる。 - 特許庁

To provide an optical reception circuit for suppressing deterioration in the reception sensitivity or the like caused by changing a threshold voltage of a logic level detection section.例文帳に追加

論理レベル検出部の閾値電圧を変化することによる受信感度の劣化等を抑えた光受信回路を提供する。 - 特許庁

At this time, while the signal is clamped by the clamp circuit 18, the level-shifted signal is further shifted in level to the negative power side by the level shift circuit 16 to generate a signal of ECL level across the terminating resistance 24 through the transmission line 22, so that the signal is applied to an ECL logic circuit 26.例文帳に追加

その際にその信号をクランプ回路１８でクランプしつつ、レベルシフトされた信号をレベルシフト回路１６でさらに負電源側にレベルシフトし、ＥＣＬレベルの信号を伝送線路２２を介して終端抵抗２４の両端に生じさせてＥＣＬロジック回路２６に印加する。 - 特許庁

A data line pre-charge circuit 212 precharges a data line 218 to the prescribe voltage level before a data signal is outputted from the data line sense amplifier 210, when a data signal is outputted, a data signal shifted to a high level or a low level transited is outputted in accordance with a logic level of the data signal.例文帳に追加

データラインプリチャージ回路２１２は、データラインセンスアンプ２１０からデータ信号が出力する前にデータライン２１８を所定の電圧レベルにプリチャージさせ、データ信号が出力すると、該データ信号の論理レベルに応じてハイレベル又はローレベルに遷移したデータ信号を出力する。 - 特許庁

A description level optimizing section 6 retrieves whether or not the hierarchical logic circuit information contains the syntax of condition branching processing and inserts dummy circuit description into the hierarchical logical information of the adjacent hierarchy so that a logic analyzing section 7 may perform logic analysis on the combination of input signals.例文帳に追加

記述レベル最適化処理部6は階層論理回路情報が条件分岐処理の構文を含むか否かの検索を行い、論理解析部7が入力信号「c1」,「c2」,「c3」の互いの組み合わせの論理解析を行えるようにダミーの回路記述を、隣接階層の階層論理情報へ挿入する。 - 特許庁