「logic-level」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

When the saturation detection section 21 detects the state of the current flowing to the element P3 reaching the threshold current or below, a logic synthesis section 22 fixes an output CMPOUT to a prescribed logic level, independently of the output of an operational amplifier section 20.例文帳に追加

飽和検出部で閾値電流以下となったことが検出されたときには、出力ＣＭＰＯＵＴは演算増幅部２０の出力に係わらず論理合成部２２において所定の論理レベルに固定される。 - 特許庁

Then logic synthesis is carried out (step 105) so as to obtain logic data 116 of gate level used for the layout by using the dummy cell closest to the correcting circuit according to the information obtained through the straight distance computation (step 104).例文帳に追加

次に、直線距離演算（ステップ１０４）で得られた情報に基づき、修正回路に最も近接したダミーセルを用いてレイアウトに使用するゲートレベルの論理データ１１６を得るように論理合成する（ステップ１０５）。 - 特許庁

When starting the transmission interval, a bias control signal becomes a signal level of logic value "1" and maintains such a signal status of logic value "1" for the same time length as the burst data signals held in the continuous data signals.例文帳に追加

バイアス制御信号は送信区間の開始時に論理値“１”の信号レベルになり前記連続データ信号が保有するバーストデータ信号と同じ時間長の間その論理値“１”の信号状態を維持する。 - 特許庁

Inference by a conventional symbolic logic is carried out by using a natural language statement simplified at the same level as for the symbolically logic expression, and thus, conversion from an input statement to an output statement is unified.例文帳に追加

従来記号論理によって行われている推論処理を、記号論理式と同レベルの単純さの自然言語文を用いて行い、それにより入力文から出力文への変換処理を統一する。 - 特許庁

If the one bit line BLXn is at a high level and the other bit line BLZn is at a low level when data is read out, power source potential VSS of a relatively low potential level is applied to the other data bus DBZ through transistors 48, 47 and 43, the logic of the other data bus DBZ becomes zero and the logic of the one data bus DBX becomes 1.例文帳に追加

データ読出時に、一方のビット線ＢＬＸｎがハイレベルで、他方のビット線ＢＬＺｎがローレベルであれば、トランジスタ４８，４７，４３を介して、他方のデータバスＤＢＺに相対的に電位レベルの低い電源電位ＶＳＳが印加され、他方のデータバスＤＢＺの論理がゼロとなり、一方のデータバスＤＢＸの論理が１となる。 - 特許庁

A control circuit 15 of a motor 4 breaks current flowing to the motor 4, according to the retention information of the first logic circuit 13 or cancels the breaking of the current, and maintains a motor current at a high level ranging from the level B to the level C in starting.例文帳に追加

モータ４の制御回路１５は、第１の論理回路１３の保持情報によりモータ４に流す電流を遮断し、あるいはこの電流の遮断を解除し、起動時に、モータ電流をレベルＢとレベルＣの範囲の高いレベルに保つ。 - 特許庁

When the signal (b) transits to the 'H' level at time t3, since the ENA1 is at the 'H' level in this state, the signals a, b propagate to a logic circuit section 6 at time t4 and the input enable signal ENA1 goes to an 'L' level at a succeeding rise of the clock CLK, that is, at time t5.例文帳に追加

次に、時刻t３にて信号bが“H”レベルへ遷移すると、この状態でENA１は“H”レベルであるから、信号aとbは時刻t４に論理回路部６へ伝播し、クロックCLKの次の立ち上がり、すなわち時刻t５にて入力イネーブル信号ENA１は“L”レベルとなる。 - 特許庁

An operation processing part 106 operates conversion data of the source file having no error of a language description level based on its scramble logic expression.例文帳に追加

演算処理部１０６は言語記述レベルの違反がなかったソースファイルについてそのスクランブル論理式に基づいて変換データを演算する。 - 特許庁

Further, when the control circuit sets the switch control signal with a combination of an inverted logic level, a state reverse to the above mentioned state takes place.例文帳に追加

また、制御回路が逆の論理レベルの組合せのスイッチ制御信号を設定すると、上述の状態とは逆の状態が発生する。 - 特許庁

When the light emission signal ALLEM is in the low level, a logic circuit 200 controls a driving transistor Td in accordance with a value of a data signal D.例文帳に追加

発光信号ＡＬＬＥＭがローレベルの場合は、論理回路２００は、データ信号Ｄの値に応じて駆動トランジスタＴｄを制御する。 - 特許庁

The capacitance of the CD is selected while being related to the CRST so that a logic high level of the row reset line is set higher than the VDD by one Vth.例文帳に追加

Ｃ_Dのサイズは、Ｃ_RSTに関連づけながら、行リセットラインの論理ハイ・レベルが少なくともＶ_DDよりＶ_tn１つ分高くなるように選択される。 - 特許庁

To simplify the constitution of a multi-valued signal identification circuit for converting small amplitude multi-valued signals to a logic circuit level and to improve noise resistance performance as well.例文帳に追加

小振幅多値信号を論理回路レベルに変換する多値信号識別回路の構成を簡素化し、耐ノイズ性能も向上させる。 - 特許庁

To calculate the expectation of a logic circuit to tending to be a large scale and multi-layer wiring circuit at a function level for a short time, and estimate a failure point.例文帳に追加

大規模化、多層配線化する論理回路に対して、機能レベルで、短時間に、期待値を算出し、また故障個所を推定する。 - 特許庁

The RTL logic circuit with the dummy module 31 inserted thereinto is read into the semiconductor design support device 100 to generate a gate level circuit.例文帳に追加

そして、半導体設計支援装置１００にダミーモジュール３１が挿入されたＲＴＬ論理回路を読み込んでゲートレベル回路を生成する。 - 特許庁

To reduce the difference from an actual characteristic by using effective capacitance and effective resistance corresponding to the characteristic of a gate level of a logic circuit to be calculated.例文帳に追加

算出すべき論理回路のゲートレベルの特性に応じた実効容量や実効抵抗を用いて、実際の特性との差異を小さくする。 - 特許庁

A logic-synthesized net list 22 at a gate level is produced by synthesizing logics while holding layers on the basis of RTL data 21.例文帳に追加

ＲＴＬデータ２１に基づいて階層を保持したまま論理合成を行うことにより、ゲートレベルの論理合成後ネットリスト２２を生成する。 - 特許庁

A simulation processing time using the high level abstraction model source code is shorter than a simulation time using the actual logic of the RTL.例文帳に追加

しかも、ＲＴＬの実論理を用いたシミュレーション時間に比べて高抽象度モデルソースコードを用いたシミュレーション処理時間の方が短い。 - 特許庁

A first edge detection circuit 2 holds the logic level outputted when the change point of the signal 102 outputted from the buffer 1 is detected.例文帳に追加

第１のエッジ検出回路２は、バッファ１から出力された信号１０２の変化点を検出したとき出力する論理レベルを保持する。 - 特許庁

The logic section LC is deactivated because the current of the node COMN is zero when the control signal CS is at an 'H' level and active because the current of the node COMN is I when the control signal CS is at an 'L' level.例文帳に追加

ＬＣは、ＣＳが‘Ｈ’レベル時にはＣＯＭＮの電流が０となるため非活性状態となり、ＣＳが‘Ｌ’レベル時にはＣＯＭＮの電流がＩとなるため活性状態となる。 - 特許庁

Even though this receiver arrangement can also be applied to a three-level system or more, the receiver arrangement is made to face to find a dominant application in a two-level system containing logic '1' and '0'.例文帳に追加

３又はそれ以上のレベルのシステムにも適用可能であるけれども、受信器アレンジメントは、ロジック「１」及び「０」を包含する２レベルシステムにおいて支配的なアプリケーションを見つけるように直面される。 - 特許庁

One of addresses (selected by order of priority logic on the basis of hit-miss information from the upper level cache) is gated to a work line driver of a memory array of the cache at the lower level by a multiplexer.例文帳に追加

アドレスの１つ（上位レベルのキャッシュからのヒット／ミス情報に基づいて優先順位論理によって選択）は、マルチプレクサによって、下位レベルのキャッシュのメモリ・アレイのワード線ドライバにゲートされる。 - 特許庁

A reset means for outputting a reset signal Q when time equal to a level holding period during which a digital signal A holds a second logic level elapses after a set signal E is outputted is installed.例文帳に追加

セット信号Ｅが出力されてからディジタル信号Ａが第２の論理レベルを保持するレベル保持期間と等しい時間だけ経過した時にリセット信号Ｑを出力するリセット手段を設けた。 - 特許庁

A diagnosis logic bias calculation part calculates average false detection rate P_FP, average overlooking rate P_FN, bias level of false detection M_FP, and bias level of overlooking M_FN, based on diagnostic result data and inspection result data.例文帳に追加

診断ロジック偏り算出部は、診断結果データと点検結果データとに基づき、平均誤検出率P_FPと、平均見逃し率P_FNと、誤検出の偏り度M_FPと、見逃しの偏り度M_FNとを計算する。 - 特許庁

A differential amplifier amplifies pulse signals at an ECL(Emitter Coupled Logic) level at input terminals 12, 13 as pulse signals at a CMOS level, which are outputted from an output terminal 11.例文帳に追加

入力端子１２，１３のＥＣＬレベルのパルス信号は、差動増幅器でＣＭＯＳレベルのパルス信号に増幅され、ＣＭＯＳレベルのパルス信号として出力端子１１から出力される。 - 特許庁

A high-level driver translates a CFC representation generated in compilation level into a hybrid controlflow-dataflow graph representation for representing optimized pipeline logic which may be processed into a hardware description representation.例文帳に追加

上位レベルのドライバは、コンパイル段階で、生成されているＣＦＣ表現を、ハードウェア記述表現に処理され得る最適化されたパイプラインロジックを表わすハイブリッド制御フローデータフローグラフ表現に翻訳する。 - 特許庁

Then a first CMOS logic circuit 13 operated at a voltage between the power level and the intermediate level drives the gate of a PMOS transistor (TR) Qp12 of a charging/discharging control circuit 11.例文帳に追加

そして、電源電位と中間電位との間の電圧で動作する第１のＣＭＯＳ論理回路１３によって充放電制御回路１１のＰＭＯＳトランジスタＱｐ１２のゲートを駆動する。 - 特許庁

The conversion circuit converts the ECL level signal into a signal of the logic level adapting to the CMOS logic circuit with passing the ECL level signal through a current switch circuit 1, an emitter follower circuit 2 and a gate grounding PMOS amplifying circuit 3 to perform a level conversion at high speed by connecting a capacitor C1 between a source and a drain of a PMOS transistor MP1 in the circuit 3.例文帳に追加

論理レベル変換回路は、ＥＣＬレベル信号をカレントスイッチ回路１、エミッタフォロワ回路２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによって、ＣＭＯＳ論理回路に適合する論理レベルの信号に変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を接続することにより、高速なレベル変換を行う。 - 特許庁

The pseudo-ground generating circuit is connected to the control-signal logic circuit to generate the pseudo-ground level higher than a zero volt and an intermediate output signal, as the function of the control signal generated by the control-signal logic circuit.例文帳に追加

疑似グラウンド発生回路は、制御信号論理回路に結合されており、制御信号論理回路により生成された制御信号の関数として、ゼロボルトを上回る疑似グラウンドと、中間出力信号とを発生する。 - 特許庁

To provide an EEPROM in which a cache function and a multi-level logic operation function can be achieved respectively with optimum conditions and which has a rewrite/read circuit.例文帳に追加

キャッシュ機能や多値論理動作機能をそれぞれ最適条件で実現可能とした書き換え／読み出し回路を持つＥＥＰＲＯＭを提供する。 - 特許庁

To provide an output driver circuit which offers control and logic level adjustment for high speed data communications in a synchronous memory such as a synchronous dynamic random access memory (SDRAM).例文帳に追加

同期ダイナミックランダムアクセスメモリ（SDRAM）などの同期メモリにおける高速データ通信のための制御および論理レベル調整を提供する出力ドライバ回路。 - 特許庁

To provide an EEPROM having a write-in/read-out circuit in which a cache function and a multi-level logic operation function can be realized in optimum conditions.例文帳に追加

キャッシュ機能や多値論理動作機能をそれぞれ最適条件で実現可能とした書き換え／読み出し回路を持つＥＥＰＲＯＭを提供する。 - 特許庁

To provide functions of both a difference signal output circuit and a level converter circuit and to decrease the number of stages of logic elements or transistors that a signal passes through.例文帳に追加

差動信号出力回路とレベルコンバータ回路の機能を併せ持ち、かつ信号が経由する論理素子またはトランジスタの段数を少なくすること。 - 特許庁

When the photo coupler 42 is in an on-state, at the same time, a divided voltage value of the voltage VH via the resistors 66 and 44 is applied, as a voltage of the logic level "L".例文帳に追加

一方、フォトカプラ４２がオン状態である場合には、論理「Ｌ」レベルとして電圧ＶＨの抵抗体６６，４４の分圧値が印加される。 - 特許庁

To provide a vehicular control device preventing malfunction of a control part even when a signal input into the control part varies in logic level.例文帳に追加

制御部に入力される信号の論理レベルが変動する場合であっても、制御部の誤作動を防止可能な車両の制御装置を提供する。 - 特許庁

This invention eliminates activation of the reset signal RST of which a logic level is fixed in normal operation, by a resonance phenomenon.例文帳に追加

本発明によれば、通常動作時において論理レベルが固定されるリセット信号ＲＳＴが共振現象によって活性化されることがなくなる。 - 特許庁

A transmission unit 1 accumulates digital transmission signals S11S1n so that they are a multi-level signal (m) with plurality of logic signal levels.例文帳に追加

送信ユニット１内において、ディジタル送信信号Ｓ１１・・・Ｓ１ｎは、複数の論理信号レベルを有する多レベル信号ｍになるように累算される。 - 特許庁

Similarly an amplifier 107, a level reduction detection circuit 108 and a logic arithmetic circuit 109 control a signal after processed by a synthesizer 106.例文帳に追加

同様に、合成器１０６での処理後の信号についても、増幅器１０７、レベル低下検出回路１０８、論理演算回路１０９が制御を行う。 - 特許庁

A phase comparator 11 brings a pulse signal 1c into a High state during a period when a logic level between the reference clock signal 1a and the clock signal 1b for driving remains different.例文帳に追加

位相比較器１１は、基準クロック信号１ａと駆動用クロック信号１ｂとの論理レベルが異なる間、パルス信号１ｃをＨｉｇｈにする。 - 特許庁

After the output data have been stored, when the logic level of the select signal SL is varied, the output data stored are outputted in synchronism with the clock CLK1.例文帳に追加

出力データが格納された後、セレクト信号ＳＬの論理レベルを変化させると、格納された出力データが、クロックＣＬＫ_t に同期して出力される。 - 特許庁

A second hypervisor provide a second virtualization level while allowing a plurality of independent virtual machine to share resources assigned to a single logic section.例文帳に追加

第２のハイパーバイザが、複数の独立した仮想マシンが単一の論理区画に割り当てられるリソースを共有できるようにして、第２の仮想化レベルを提供する。 - 特許庁

Since the output of the output buffer circuit 1 is fixed to a state of logic level 1 before the lapse of the delay time, increase in the delay time due to waveform distortion can be suppressed.例文帳に追加

ディレータイム経過前に出力バッファ回路１が論理”１“の状態に固定されるため、波形歪みによるディレータイムの増加を抑え得る。 - 特許庁

The correction circuit 10 amplifies the received SD-SDI signal and corrects the deteriorated frequency characteristic, and converts the signal into a logic level such as the PECL.例文帳に追加

補正回路１０は、入力されたＳＤ−ＳＤＩ信号の増幅と劣化した周波数特性の補正とを行い、ＰＥＣＬ等の論理レベルに変換する。 - 特許庁

This is a method and device for dynamically holding a valid data logic level on a bus by using storage capacity specific to the bus.例文帳に追加

本発明は、バス固有の記憶容量を利用することにより、バス上で有効データ論理レベルをダイナミックに保持するための方法および装置である。 - 特許庁

When all these input signals are turned into Low level, the output of the logic gate 25 is made active and an EPROM mode setting signal is outputted.例文帳に追加

この入力信号のすべてがＬｏｗレベルとなったとき、論理ゲート２５の出力がアクティブとなって、ＥＰＲＯＭモード設定信号が出力される。 - 特許庁

An apparatus of the present invention includes an oscillator, a counter for counting pulses, and a latch for latching a count from the counter in response to changes in a logic level of an output of the oscillator.例文帳に追加

本装置は、発振器、パルスをカウントするカウンタ、発振器の出力の論理レベルの変化に応答してカウンタからのカウントをラッチするラッチを含む。 - 特許庁