「operand register」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Thus, the operand access stage requires the reading of not the register file but the operand buffer, and the operand buffer is read in one cycle.例文帳に追加

従って、オペランド・アクセス・ステージは、レジスタ・ファイルではなくオペランド・バッファの読み出しを必要とし、オペランド・バッファは１サイクルで読み出され得る。 - 特許庁

A register selection part 3 selects the register specified by the modified operand 10 so as to access the selected register.例文帳に追加

レジスタ選択部３は、修飾されたオペランド１０によって指定されるレジスタを選択し、アクセス可能とする。 - 特許庁

A register file 2 is coupled to the operand data bus and the result data bus.例文帳に追加

レジスタファイルはオペランドデータバスと結果データバスに結合されている。 - 特許庁

The operand buffer has only entries smaller in number than the register file.例文帳に追加

オペランド・バッファはレジスタ・ファイルよりも少ないエントリしか持たない。 - 特許庁

An access instruction is decoded and a control register is addressed from the global operand bus.例文帳に追加

アクセス命令をデコードし制御レジスタをグローバルオペランドバスからアドレスする。 - 特許庁

If an operand constraint violation occurs, the table (1) Rg1 is updated before register reallocation.例文帳に追加

オペランド制約違反がある場合、表（１）Ｒｇ１を更新し、再度レジスタ割り付けを行う。 - 特許庁

A register file is coupled to the operand data bus and the result data bus.例文帳に追加

レジスタファイルはオペランドデータバスと結果データバスに結合されている。 - 特許庁

In a program code, a prescribed register is specified by an operand 10.例文帳に追加

プログラムコードには、オペランド１０によって所定のレジスタが指定されている。 - 特許庁

A processor includes the plurality of register files 16-1, 16-2 for storing the operand corresponding to a physical register ID, which respectively store one of subwords which are obtained by dividing the operand in a data direction.例文帳に追加

プロセッサは、物理レジスタＩＤに対応したオペランドを記憶する複数のレジスタファイル１６−１、１６−２を備え、それぞれが、オペランドをデータ方向に分割したサブワードのうちの何れかを記憶する。 - 特許庁

The register specification modification part 2 receives input of a control signal 5 together with the operand 10 read out from the program code and modifies the value of a modification field in the operand 10 according to the value of the inputted control signal 5.例文帳に追加

レジスタ指定修飾部２は、プログラムコードより読み込まれたオペランド１０とともに、制御信号５を入力し、オペランド１０内の修飾フィールドの値を入力した制御信号の値に応じて修飾する。 - 特許庁

A computing unit 12 can receive an input of either of read-out data from a register and an immediate value as one operand and receives only an immediate value as the other operand of two operands.例文帳に追加

演算器１２は、２つのオペランドのうち、一方のオペランドとしてレジスタからの読み出しデータと即値のいずれかの入力を受けることが可能であり、他方のオペランドとして即値のみが入力される。 - 特許庁

The processor includes specification signal control circuits 31 and 32 that output, as a read-out operand specification signal ROPRB of the present cycle, a read-out operand specification signal ROPRA based on decoding result in an instruction decoding stage or a read-out operand specification signal ROPRB output to a register file 33 in a previous cycle, according to an operand control signal OPRC.例文帳に追加

命令デコードステージでのデコード結果に基づく読み出しオペランド指定信号ＲＯＰＲＡ又は前のサイクルでレジスタファイル３３に出力した読み出しオペランド指定信号ＲＯＰＲＢを、オペランド制御信号ＯＰＲＣに応じて現サイクルの読み出しオペランド指定信号ＲＯＰＲＢとして出力する指定信号制御回路３１、３２を有する。 - 特許庁

Data in the operand buffer is written from the register file when the entry is written.例文帳に追加

オペランド・バッファにおけるデータは、エントリが割り当てられる時にレジスタ・ファイルから書き込まれる。 - 特許庁

The N-bit results and N-bit data held by the general register bank form a 2N-bit additional operand.例文帳に追加

Ｎビットの結果および一般レジスタ・バンクで保持されたＮビットのデータは、２Ｎビットの追加オペランドを形成する。 - 特許庁

This system is for performing floating point arithmetic operation including an input register adapted for receiving an operand.例文帳に追加

オペランドを受け取るようにされた入力レジスタを含む浮動小数点算術演算を実行するためのシステムである。 - 特許庁

To provide a vector product-sum operation circuit capable of two operand operations easily without rewriting each factor of a vector register.例文帳に追加

ベクトルレジスタの各要素の書換えを行うことなく、２つのオペランドの演算を容易に行うことが可能なベクトル積和演算回路を提供する。 - 特許庁

To effectively use the storage area of a register file to be used when the same value continuously appears in a certain part of an operand value.例文帳に追加

オペランドの値において、ある部分に連続して同一の値が現れる場合に、使用するレジスタファイルの記憶領域を有効に利用する。 - 特許庁

First, this microprocessor consults an upper field 121 of each register operand 12 of an instruction set 10.例文帳に追加

この発明のマイクロプロセッサは、命令セット１０の各レジスタオペランド１２について、まず、上位フィールド１２１を参照する。 - 特許庁

While a read instruction is placed in a decoded state, the contents of the control register which is addressed are placed on the global operand bus.例文帳に追加

読取り命令をデコード状態にしつつアドレスされた制御レジスタの内容を前記グローバルオペランドバス上に置く。 - 特許庁

Results of the subword operation are distributed between bit positions of the result register so that the shifting movement of the information between an operand register and the result register is minimized.例文帳に追加

サブワード演算の結果は、オペランドレジスタと結果レジスタとの間の情報の横方向移動が最小になるように、結果レジスタのビット位置の間で分散される。 - 特許庁

Interlocked floating point instructions are detected, and a register address where an operand of the interlocked instructions is referred to and substituted is changed to an odd address unassigned as an operand at compilation.例文帳に追加

インターロックが生じている浮動小数点命令を検出し、インターロックが生じている命令のオペランドを参照及び代入するレジスタアドレスを、コンパイルの際にオペランドとして割り当てられない奇数アドレスに変更する。 - 特許庁

For acquiring actual operand data, the data select flag indicating an operand data storage place is referred and data content is acquired from a reorder buffer 4 or a register file 3, when an instruction is sent out from the reservation station 5 to an instruction execution part 6.例文帳に追加

実際のオペランドデータを取得するのは、リザベーションステーション５から命令実行部６に命令を送出する際に、オペランドデータの格納先を示す、データセレクトフラグを参照し、リオーダバッファ４またはレジスタファイル３からデータの内容を取得する。 - 特許庁

Consequently, the subword is read from the register entry of the register file, so as to generate the operand by combining the read subword with the subword to which the same value is granted.例文帳に追加

これにより、レジスタファイル中のレジスタエントリから、サブワードが読み出され、読み出されたサブワードと、同一値を与えるべきサブワードとを組み合わせてオペランドが生成される。 - 特許庁

The contents of the general register addressed at execution stages (507, 509, and 511) with a write instruction are placed on the global operand bus at a write-back stage (513) and transferred to an address constitution register.例文帳に追加

書込み命令により実行ステージ（５０７，５０９，５１１）でアドレスされた汎用レジスタの内容をライトバックステージで（５１３）前記グローバルオペランドバス上に置き、アドレス構成レジスタに転送する。 - 特許庁

The MAPRAM is configured by two-ports, and for one port, the instruction read by the register (IR0) is used as a mapping address, and for the other port, the operand of the register (IR1) is used as a mapping address.例文帳に追加

ＭＡＰＲＡＭを２ポート構成とし、一方のポートはレジスタ（ＩＲ０）にリードされたインストラクションをマッピングアドレスとし、他方のポートをレジスタ（ＩＲ１）のオペランドをマッピングアドレスとして切り替えることも含む。 - 特許庁

The CPU 11 acquires information required for the execution of the peripheral function instruction from a general-purpose register 30 designated by an operand, and stores information related to an execution result of the instruction in the general-purpose register 30.例文帳に追加

そして、ＣＰＵ１１は、オペランドで指定されている汎用レジスタ３０より周辺機能命令の実行に要する情報を取得する共に、当該命令の実行結果に関する情報を汎用レジスタ３０に格納する。 - 特許庁

The bit size of the program instruction words of the second instruction set is smaller than that of the first instruction set and the subset of a register of the first instruction set to be defined as a register operand is used.例文帳に追加

第２命令セットのプログラム命令語のビットサイズは、第１命令セットのそれよりも小さく、レジスタオペランドとして定義される第１命令セットのレジスタのサブセットを用いる。 - 特許庁

The accumulator is connected to the multiplier, selector and general register bank, performs an accumulation operation about the 2N-bit results and the 2N-bit additional operand and outputs 2N-bit accumulation results.例文帳に追加

アキュムレータは、乗算器、セレクタおよび一般レジスタ・バンクに接続され、２Ｎビットの結果および２Ｎビットの追加オペランドに関するアキュムレート演算を実行して、２Ｎビットのアキュムレート結果を出力する。 - 特許庁

Subsequent instructions may rely on the target as an operand source (whether written to a register or forwarded to the instruction), prior to the condition evaluation.例文帳に追加

後続する命令は、条件評価前に、（レジスタに書き込まれるか又は前記命令に転送されるかにかかわらず）オペランドソースとしての前記ターゲットに依存することができる。 - 特許庁

When an OR rewriting instruction code is given, the immediate value of the first operand is given to the OR circuit 32 and the output value of the OR circuit 32 is stored in the status register 12a.例文帳に追加

また、論理和書換命令コードが与えられたときは、第１オペランドのイミディエート値をＯＲ回路３２に与え、ＯＲ回路３２の出力値をステータスレジスタ１２ａに格納する。 - 特許庁

When an AND rewriting instruction code is given, the immediate value of a first operand is given to the AND circuit 30, and an output value of the AND circuit 30 is stored in the status register 12a.例文帳に追加

論理積書換命令コードが与えられたときは、第１オペランドのイミディエート値をＡＮＤ回路３０に与え、ＡＮＤ回路３０の出力値をステータスレジスタ１２ａに格納する。 - 特許庁

A register number, an index number and a data select flag are stored as operand data to be stored in an entry of a reservation station 5.例文帳に追加

図１に示すように、リザベーションステーション５のエントリに格納するオペランドデータとして、レジスタ番号、インデックス番号、データセレクトフラグを格納する。 - 特許庁

An instruction of a microprocessor is constituted of fields such as a kind of operation (operation code), a number of the register to be an operating object and information such an address of the memory (operand) in the virtual machine.例文帳に追加

仮想マシンでマイクロプロッセッサの命令は、演算の種類（オペコード），演算の対象となるレジスタの番号，及びメモリのアドレス等の情報（オペランド）等のフィールドで構成されている。 - 特許庁

When an inquired channel number is not used, a number of a non-used oPCR (output Plug Control Register) is stored in an operand 4 and a write packet including a response format (cf., Fig.4(a)) storing a register value of that oPCR in operands 5-8 is transmitted to sync equipment.例文帳に追加

問い合わせを受けたチャネル番号が未使用の場合に、未使用のｏＰＣＲの番号がオペランド４に格納され、そのｏＰＣＲのレジスタ値がオペランド５〜８に格納されたレスポンスフォーマット（図４（ａ）参照）を含むライトパケットをシンク機器に送信する。 - 特許庁

The method includes a step for allowing the instruction of the first thread to perform access to a source operand from the register file of the second thread not to be executed when a synchronization indicator related to the source operand indicates that the producer calculation of the second thread is not terminated yet, and for executing the instruction when the synchronization indicator indicates the termination of the producer calculation in the second thread.例文帳に追加

この方法は、ソースオペランドに関連する同期インジケータが第２のスレッドのプロデューサ演算が終っていないことを示す場合、第２のスレッドのレジスタファイルからソースオペランドにアクセスする第１のスレッドの命令を実行しないようにし、同期インジケータが第２のスレッドのプロデューサ演算が終了したことを示す場合、命令を実行する段階を備える。 - 特許庁

In a quaternion product instruction reading two four-dimensional vectors and setting them as an operand, a data operation circuit 170 applies sign inversion and rearrangement of each element to one four-dimensional vector read from a register file 140.例文帳に追加

２つの四次元ベクトルを読出しオペランドとするクォータニオン積命令において、レジスタファイル１４０から読み出された一方の四次元ベクトルに対してデータ操作回路１７０は各要素の並び替えおよび符号反転を施す。 - 特許庁

To provide a vector operation unit capable of enhancing an operation efficiency even when a plurality of operating objects designated by the operand of an instruction are stored in a plurality of logical vector data registers (VR) on a vector data register (VDR).例文帳に追加

命令のオペランドによって指定された複数の操作対象が、ベクトルデータレジスタ(VDR)上の複数の論理ベクトルデータレジスタ(VR)に格納されている場合でも、演算効率を高いものにすることができるベクトル演算装置を提供する。 - 特許庁

Many pieces of data can be supplied to a data arrangement operation pipe 211 and a data arrangement operation can be fast carried out by dividing a register file into four banks so as to designate a plurality of registers with one operand to simultaneously access four registers.例文帳に追加

レジスタファイルを４個のバンクに分けて、１個のオペランドで複数個のレジスタを指定できるようにして、４個のレジスタを同時にアクセスできるようにすることによって、データ整列演算パイプ２１１に多数のデータを供給でき、高速にデータ整列演算を行うことができる。 - 特許庁

For instruction codes with n or less valid bits of the converted m-bit instruction codes, an invalid bit is disposed in a low-order bit position, and an operand for designating the register is disposed in a fixed high-order bit position.例文帳に追加

また、変換したｍビットの命令コードの内で有効ビット数がｎビット以下の命令コードに対しては、下位のビット位置に無効ビットを配置すると共にレジスタを指定するオペランドを上位の一定のビット位置に配置する。 - 特許庁

The micro-processor provided with a RAM 100 for storing instruction streams and a specific register 101 for storing the operation code(OC) of a restricted instruction decodes a restricted conditional branch instruction, and when detecting that the branch prediction fails, supplies the OC of the instruction to be executed next from a register 101 and an operand from the RAM 100 to the decoder.例文帳に追加

命令列を格納するＲＡＭ１００と、制限された命令のオペコードを格納する特殊レジスタ１０１とを備え、制限付条件分岐命令をデコードし、分岐予測が外れたことを検出した場合、次に実行される命令のオペコードを特殊レジスタ１０１から、オペランドをＲＡＭ１００からデコーダへ供給する。 - 特許庁

The instruction analyzing means 1 executes instruction analysis for decomposing the read instruction code into an operation code indicating the kind of the instruction and an operand indicating the register to be operated or memory address of the instruction, and checks whether or not data having the same address as the instruction address are stored in a pseudo data cache storing means 4.例文帳に追加

命令解析手段１は、読み込んだ命令コードを、命令の種類を示すオペコード, 命令の操作対象レジスタやメモリアドレスを示すオペランドに分解する命令解析を実行し、擬似データキャッシュ格納手段４に命令アドレスと同じアドレスを持つデータが格納されていないかチェックする。 - 特許庁