「parallel- serial conversion」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The data dividing part 106 divides the transmission data after serial/parallel conversion into two for generating first and second divided data.例文帳に追加

データ分割部１０６は、シリアルパラレル変換後の送信データを二つに分割して第１および第２分割データを生成する。 - 特許庁

A power spectrum estimation unit 103 estimates power spectrum based on the output of the serial/parallel conversion and FFT unit 101.例文帳に追加

電力スペクトル推定部１０３は、直／並列変換・ＦＦＴ部１０１の出力に基づいて電力スペクトルの推定を行う。 - 特許庁

A serial-parallel conversion circuit 21A stores the serial data S10 synchronously with a clock signal CLK3A reproduced by the serial data S10, divides the stored serial data S10 to have a prescribed word length and outputs the result as data S21.例文帳に追加

このシリアルデータＳ１０は、シリアル−パラレル変換部２１ＡにおいてシリアルデータＳ１０に基づいて再生されたクロック信号ＣＬＫ３Ａに同期して保持され、保持されたシリアルデータＳ１０が所定ワード長で分割されてデータＳ２１として出力される。 - 特許庁

The external device 20, based on the identifier information TAG output from the external terminal of the integrated circuit 10, determines the format of conversion from the parallel signal to the serial signal with a serial parallel number-of-conversion determining section 21, and converts the monitor signal from the serial signal to the parallel signal and outputs it according to the format with a monitor developing section 22.例文帳に追加

外部装置２０は集積回路１０の外部端子から出力される識別子情報ＴＡＧを基に、シリアルパラレル変換数判定部２１によりパラレル信号からシリアル信号への変換のフォーマットを判定し、該フォーマットに応じてモニタ展開部２２によりモニタ信号をシリアル信号からパラレル信号変換して出力する。 - 特許庁

This hybrid circuit 1000 has a serial parallel converter 110, a parallel type signal conversion circuit 200, an inverse discrete Fourier transform circuit (IDFT) 300 and parallel serial converters 301, 302.例文帳に追加

ハイブリッド回路１０００は、直並列変換器１１０、単位差動符号化回路１２０−１、…、１２０−Ｎ、並列型信号変換回路２００、離散フーリエ逆変換回路（ＩＤＦＴ）３００、並びに並直列変換器３０１及び３０２を有する。 - 特許庁

A serial parallel conversion circuit in a serial parallel converter of the digital exchange consists of a 1:4 transceiver 60, 4 variable converters 71-74, and 16 select circuits 91-106 (graphical symbols 99-106 not shown).例文帳に追加

ディジタル交換機のシリアルパラレルコンバータにおけるシリアルパラレル変換回路は、１：４トランシーバ６０と、４個の可変コンバータ７１〜７４と、１６個のセレクト回路９１〜１０６（９９〜１０６は図示省略）とから構成される。 - 特許庁

To provide a parallel-to-serial converter and a parallel to serial conversion method that can reduce number of flip-flop circuits in use and ensure a timing margin furthermore for setup, and hold times at operation of logic gates.例文帳に追加

使われるフリップフロップの数が減り、かつロジックゲートの動作時のセットアップ時間及びホールド時間にタイミングマージンがさらに確保される並列−直列コンバータ回路及び並列−直列コンバータ方法を提供する。 - 特許庁

A code synchronous and serial/parallel conversion circuit 1 synchronizes codes and converts a receiving system Y into information systems I1 to IK and a testing system P in serial and parallel, and outputs them to a first stage decoding circuit 2.例文帳に追加

符号同期及び直列／並列変換回路１は符号同期をとり、受信系列Ｙを情報系列Ｉ１〜ＩＫと検査系列Ｐとに直列／並列変換し、第１段復号回路２に出力する。 - 特許庁

To provide a parallel/serial conversion circuit that copes with a low frequency and converts parallel data into serial data at a low cost, with a simple circuit configuration.例文帳に追加

ｎビットのパラレルデータをシリアルデータに変換する場合に、ｎ倍周波数のシリアルクロックやｎビットのシフトレジスタを用いると、高周波数のクロックや高周波数対応の回路素子を用いることになるため、回路構成が複雑になる。 - 特許庁

Each functional board carries out data communication between the boards, through serial transmission, by a parallel-serial conversion circuit (P←→S) mounted on a bus connection part, and determines the rightness of a data read by the serial transmission.例文帳に追加

各機能ボードは、バス接続部に搭載するパラレル−シリアル変換回路（Ｐ⇔Ｓ）によってボード間のデータ通信をシリアル伝送で行い、このシリアル伝送で読み込んだデータの正当性をソフトウェア処理で判断する。 - 特許庁

The parallel time code data converted by the serial- parallel conversion circuit and succeeding the leading time data bit detected by the leading time data bit detection circuit is held by a data latch.例文帳に追加

データラッチでは、先端時刻データビット検出回路で検出した先端時刻データビット以降で、シリアル・パラレル変換回路で変換されたパラレルの時刻コードデータを保持する。 - 特許庁

The data transmission reception circuit 1d extracts only a reception signal RSD1 from the signal on the transmission line 1e, a composite circuit 1f obtains an original serial data RSD0 and also extracts a synchronization signal CLK3, and the obtained serial data is converted into parallel data RPD in a serial-parallel conversion circuit 1g.例文帳に追加

データ送受信回路1dは伝送線路1e上の信号から受信信号RSD1のみを抽出し、複合化回路1fで元のシリアルデータRSD0を得ると共に同期信号CLK3を抽出し、得られたシリアルデータをシリアル−パラレル変換回路1gでパラレルデータRPDに変換する。 - 特許庁

When a serial-parallel conversion unit 32 of a receiving circuit 30 converts a signal of the serial format to that of a parallel format synchronizing with a transmission clock CK_TRS, the signal is outputted to a succeeding circuit one by one according to the timing of each signal received in the serial form.例文帳に追加

受信回路３０のシリアルパラレル変換部３２は、伝送クロックＣＫ＿ＴＲＳに同期して、シリアル形式の信号を、パラレル形式の信号に展開する際、シリアル形式にて受信した各信号のタイミングに応じて、順次、後段の回路へ出力する。 - 特許庁

The transmission data generating circuit 6 receives the PB tone data L8 and the timing enable signal L5, applies speed conversion to the PB tone data by means of parallel/serial conversion and transmits the resulting data.例文帳に追加

送出データ生成回路６は、ＰＢ音データＬ８とタイミングイネーブル信号Ｌ５を受信し、ＰＢ音データをパラレルからシリアルに速度変換して送出する。 - 特許庁

The P/S conversion section 14 applies serial conversion to the video signal of 16-bits parallel data, an E/O conversion section 15 converts the supplied video signal into an optical signal and transmits the result to a CCU 2 via an optical fiber cable.例文帳に追加

Ｐ／Ｓ変換部１４は、16bitsパラレルデータの映像信号をシリアル変換し、Ｅ／Ｏ変換部１５は、供給された映像信号を光信号に変換し、光ファイバケーブルを介して、ＣＣＵ２に送信する。 - 特許庁

The data transfer control apparatus comprises an encode circuit 54 for encoding data and generating special codes, a parallel/serial conversion circuit 56 for converting parallel data from the encode circuit 54 into serial data, and a transmitter circuit OUTTX for receiving the serial data and transmitting the special codes and the data via a serial signal line.例文帳に追加

データ転送制御装置は、データの符号化と特殊コードの生成を行うエンコード回路５４と、エンコード回路５４からのパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路５６と、シリアルデータを受け、特殊コードとデータをシリアル信号線を介して送信するトランスミッタ回路ＯＵＴＴＸを含む。 - 特許庁

An optical transceiver module M1 is provided with a light emitting module 12, a light receiving module 14, a parallel/serial conversion IC 18, a substrate 22, a casing 24, etc.例文帳に追加

光トランシーバモジュールＭ１は、発光モジュール１２、受光モジュール１４、パラレル／シリアル変換ＩＣ１８、基板２２、筐体２４等を備える。 - 特許庁

To provide a parallel/serial conversion circuit which achieves a low cost, a high speed and a high accuracy without using an ultrahigh speed clock.例文帳に追加

超高速クロックを用いることなく低コストで高速化および高精度化を実現できるパラレル／シリアル変換回路を提供すること。 - 特許庁

A memory for plotting data and a memory for overlay data are united and turned to a memory module, and buffers are set between the memory and a parallel/serial conversion circuit.例文帳に追加

描画データ用メモリとオーバレイ用メモリをまとめてメモリモジュール化し、このメモリとパラレル・シリアル変換回路間にバッファを設ける。 - 特許庁

The data shift circuit 106 delays the phase of a frequency dividing clock 103 to delay timing of data retiming of serial-to-parallel conversion circuits 115, 116.例文帳に追加

データシフト信号106は分周クロック103の位相を遅らせることにより、シリアルパラレル変換回路115、116のデータリタイミングのタイミングを遅らせる。 - 特許庁

To provide a serial-parallel conversion circuit that can sufficiently secure a setup time even when a clock frequency is increased.例文帳に追加

クロック周波数を高くした場合においても、セットアップ時間を十分に確保することができるシリアル−パラレル変換回路の提供。 - 特許庁

To provide a serial-parallel conversion circuit by which the content of output data of a synchronous serial data circuit can be measured in real time without problems even when a conventional slow measuring instrument is employed.例文帳に追加

同期式シリアルデータ回路の出力データの内容を、既存の低速測定装置を使っても、問題なくリアルタイムに測定可能にするシリアル・パラレル変換回路を提供する。 - 特許庁

Each flash memory module 14 is provided with a plurality of flash memories 32, 32, ... having parallel interfaces 34, and a serial-parallel conversion circuit 30 for performing signal format conversion between the serial interface 16 and the parallel interface 34 to be configured as one module or one package with the number of flash memories 32, 32, ... fixed.例文帳に追加

各フラッシュメモリモジュール１４は、パラレルインタフェース３４をもつ複数個のフラッシュメモリ３２、３２、…と、シリアルインタフェース１６とパラレルインタフェース３４との間の信号形式変換を行うシリアル・パラレル変換回路３０とを備え、フラッシュメモリ３２、３２、…の個数が固定された１個のモジュール又は１個のパッケージとして構成される。 - 特許庁

The parallel/serial conversion circuit comprises: a data conversion circuit 51 to which RGB parallel data and a dot clock are input and which converts the RGB parallel data into RGB serial data on the basis of a multiplying clock; and a PLL circuit which outputs the multiplying clock and stops outputting the multiplying clock in response to a standby signal.例文帳に追加

本発明にかかるパラレル／シリアル変換回路は、ＲＧＢパラレルデータとドットクロックが入力され、逓倍クロックに基づいてＲＧＢパラレルデータをＲＧＢシリアルデータに変換するデータ変換回路５１と、逓倍クロックを出力し、スタンバイ信号によって逓倍クロックの出力動作を停止するＰＬＬ回路と、を備えるものである。 - 特許庁

A command decoder 13 receives command data transmitted through remote control, a tap length register 15 stores tap length data and a serial/parallel conversion section 14 converts coefficient data received in a form of serial data into parallel coefficient data.例文帳に追加

コマンド等遠隔操作で送信されたコマンドデータをコマンドデコーダ１３にて受信しタップ長データはタップ長レジスタ１５に格納され、シリアルデータで受信された係数データはシリアル／パラレル変換部１４にてパラレル係数データに変換される。 - 特許庁

A board side IC board 601 loaded with serial-parallel conversion ICs 616-619 is provided on the side of the game board 6, and the serial data are converted to parallel data and supplied to respective lamps 125a-125f and 126a-126f on the game board 6.例文帳に追加

遊技盤６側にはシリアル−パラレル変換ＩＣ６１６〜６１９を搭載した盤側ＩＣ基板６０１が設けられ、シリアルデータをパラレルデータに変換して遊技盤６上の各ランプ１２５ａ〜１２５ｆ，１２６ａ〜１２６ｆに供給する。 - 特許庁

A board-side IC board 601, on which serial-parallel conversion ICs 616-619 are mounted, is disposed on the game board 6 side to convert the serial data to parallel data to be fed to lamps 125a-125f and 126a-126f on the game board 6.例文帳に追加

遊技盤６側にはシリアル−パラレル変換ＩＣ６１６〜６１９を搭載した盤側ＩＣ基板６０１が設けられ、シリアルデータをパラレルデータに変換して遊技盤６上の各ランプ１２５ａ〜１２５ｆ，１２６ａ〜１２６ｆに供給する。 - 特許庁

To surely perform parallel-serial conversion on a high-speed data signal while suppressing timing deviation between a data signal and a clock signal input to a data converter after a second stage even when variation or the like of a power supply voltage occurs in a parallel-serial conversion circuit of multistage configuration.例文帳に追加

多段構成のパラレル−シリアル変換回路について、電源電圧の変動等が生じた場合でも、２段目以降のデータ変換部に入力されるデータ信号およびクロック信号のタイミングずれを抑制して、高速なデータ信号のパラレル−シリアル変換を確実に実行する。 - 特許庁

When receiving the 'link processing start' particular code from a serial / parallel conversion circuit 711 via a decoder 712, a link processing sequencer 210 generates a 'link processing start reception' particular code and transmits the code to a node from a selector 714 via an encoder 715 and a parallel / serial conversion circuit 716.例文帳に追加

リンク処理シーケンサ２１０は、シリアル→パラレル変換回路７１１からデコーダ７１２を介して「リンク処理開始」特殊コードを受信すると、「リンク処理開始受信」特殊コードを生成し、セレクタ７１４からエンコーダ７１５とパラレル→シリアル変換回路７１６を介してノードに送信する。 - 特許庁

The apparatus also includes a parallel-serial conversion circuit 109 which transmits data of a subject image outputted by the image pickup device 105 and a PLL circuit 112 which controls an operation frequency of the parallel-serial conversion circuit 109 according to a length of a horizontal blanking period of the operation mode.例文帳に追加

そして、撮像素子１０５から出力される被写体像のデータを伝送するパラレル／シリアル変換回路１０９と、動作モードの水平ブランキング期間の長さに応じてパラレル／シリアル変換回路１０９の動作周波数を制御するＰＬＬ回路１１２とを備える。 - 特許庁

Then, when the frame synchronization of the first bit data is detected, the first bit data are transmitted to a serial/parallel conversion part 21, and when the frame synchronization of the first bit data is not detected and the frame synchronization of the second bit data is detected, the second bit data are transmitted to the serial/ parallel conversion part 21.例文帳に追加

そして、第１のビットデータのフレーム同期を検出したときは、第１のビットデータをシリアル／パラレル変換部２１に伝達し、第１のビットデータのフレーム同期を検出せず、かつ、第２のビットデータのフレーム同期を検出したときは第２のビットデータをシリアル／パラレル変換部２１に伝達する。 - 特許庁

The clock data recovery circuit has a SerDes circuit 101 for receiving a serial data and a reference SerDes circuit 102 for receiving a parallel running clock signal, wherein the SerDes circuit 101 carries out serial-parallel conversion of the serial data received by a regenerated clock which is phase-controlled using a phase control signal P_CS generated by the reference SerDes circuit 102.例文帳に追加

シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。 - 特許庁

To provide an S/P (serial/parallel) conversion circuit with an elastic store that can be operated at a processing speed lower than an input speed of received data.例文帳に追加

Ｓ／Ｐ変換回路が外部から入力される速度よりも低速で動作させることができるエラスティックストア付きＳ／Ｐ変換回路を得る。 - 特許庁

A subtractor 102 generates a frame difference signal between an input video signal and a 1-frame delay signal and gives it to a serial/parallel conversion circuit 105.例文帳に追加

入力映像信号と１フレーム遅延信号間のフレーム差分信号を生成し、直列・並列変換回路１０５へ供給する。 - 特許庁

To provide a data receiver in which the scale of a serial-to-parallel conversion circuit for transmitting a Viterbi decode signal to a Leed-Solomon decoding circuit is reduced.例文帳に追加

ビタビ復号出力をリードソロモン復号部に伝達する、シリアルパラレル変換回路部の規模が削減されたデータ受信装置を提供する。 - 特許庁

Furthermore, serial/parallel conversion by a shift register circuit results in remarkable reduction in the number of control lines which control the plurality of variable delay circuits.例文帳に追加

また、シフトレジスタ回路によるシリアル−パラレル変換により、複数の可変遅延回路を制御する制御線の本数を大きく削減する。 - 特許庁

On the other hand, input electrical signals #1-#N are mutually paralleled by serial/parallel conversion circuits to be temporarily stored in memories 3011.例文帳に追加

一方、入力電気信号＃１〜＃Ｎはそれぞれシリアル／パラレル変換回路３０１１によってパラレル化され、メモリ３０１２に一時的に蓄積される。 - 特許庁

The booster block U2, the polarity conversion circuit P2, and a serial connector of the booster capacitor C2 are connected in parallel to the current dividing diode DA1.例文帳に追加

増圧ブロックＵ２は、極性変換回路Ｐ２および増圧コンデンサＣ２の直列接続体を、電流分配用ダイオードＤＳ１に並列してなる。 - 特許庁

A conversion circuit 25 to convert a serial signal and a parallel signal based on a prescribed communication protocol P is provided in the slave station 7 for communication.例文帳に追加

所定の通信プロトコルＰに基づいてシリアル信号及びパラレル信号を変換する変換回路２５を通信用子局７内に設ける。 - 特許庁

Then, control signals outputted by a sub CPU 28a are transmitted by the serial signals until they reach the parallel conversion circuit 46.例文帳に追加

そして、サブＣＰＵ２８ａが出力する制御信号をパラレル変換回路４６に至るまでの間、シリアル信号で伝送するようにした。 - 特許庁

Thus, the circuits other than the serial/parallel conversion circuit 101 can be operated at a clock signal CLK2 with a low frequency outputted from a clock generator 110.例文帳に追加

こうすると、直列／並列変換回路１０１以外の回路は、クロック発生器１１０の出力する低周波のＣＬＫ２で動作できる。 - 特許庁

A serial/parallel(S/P) conversion circuit 110 converts inputted reception data into parallel data in accordance with a timing signal which a timing generation circuit 120 generates and outputs it to a CPU 130.例文帳に追加

タイミング生成回路１２０の生成するタイミング信号に従って、Ｓ／Ｐ変換回路１１０は入力した受信データをパラレルデータに変換してＣＰＵ１３０に出力する。 - 特許庁

In a LAN unit 1, a transmission differential serial signal 22 and a reception differential serial signal 23 sent/received between an optical transceiver 12 and a serial/parallel conversion circuit 11 are branched and given to an exclusive connector 16 via drivers 13, 14 to configure an electric exclusive high speed serial channel.例文帳に追加

ＬＡＮ装置１において、光トランシーバ１１とシリアル／パラレル変換回路１１との間で送受信される送信差動シリアル信号２２と受信差動シリアル信号２３とを分岐し、ドライバ１３、１４を介して専用コネクタ１６に接続して、電気的な専用高速シリアル回線を構成する。 - 特許庁

In a decoder of a digital receiver, a bit metric calculation section 100 is provided with differential bit metric calculation sections 101-106, a parallel-serial conversion section 110 and a level conversion section 120.例文帳に追加

ディジタル受信装置の復号装置において、ビットメトリック演算部１００は、差分ビットメトリック計算部１０１〜１０６と並列直列変換部１１０とレベル変換部１２０を備える。 - 特許庁

Then the output of the scramble section 101 or the bypass 102 is introduced to a parallel/serial conversion section 105 or an unbalance/balance conversion section 106 via an output changeover section 108.例文帳に追加

そして、スクランブル部１０１の出力及びバイパス経路１０２の出力を出力切替部１０８によりパラレル／シリアル変換部１０５及び不平衡／平衡変換部１０６に導出する。 - 特許庁