「parallel- serial conversion」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The switching section 284 uses the high speed clock CLK 3 from the clock conversion section 21 as a switching command, selects one bit each from the 10-bit data of the parallel form according to a prescribed order, provides an output of 1-bit data from an output terminal 284b, converts the parallel data into data of a serial form, and gives the resultant data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

In the ultrasonic probe 2, an ultrasonic receiving signal is subjected to A/D conversion by an analog/digital converter 28 and, after the obtained digital signal of a plurality of channels and a plurality of bits is subjected to P/S conversion by a parallel/serial converter 29, the obtained signal is converted to a light signal by an electrooptical transducer 30 to be transmitted by an optical fiber 52.例文帳に追加

超音波探触子２では、超音波の受信信号をアナログ／デジタル変換器２８でＡ／Ｄ変換し、得られた複数チャネル複数ビットのデジタル信号をパラレル／シリアル変換器２９でＰ／Ｓ変換した後、電光変換素子３０で光信号に変換して光ファイバ５２で伝送する。 - 特許庁

A selector 504 sets the combination of the group of memories 505 and the memory control units 501-504, and image data subjected to parallel/serial conversion by the memory control units 501-504 are subjected to various image processing according to modes by an image editing processor 506.例文帳に追加

セレクタ５０４はメモリ群５０５とメモリコントロール部５０１〜５０４の組み合わせを設定し、メモリコントロール部５０１〜５０４でパラレル／シリアル変換された画像データは画像編集処理部５０６でモードに従って各種画像処理が実施される。 - 特許庁

The Read-enable signal generation part 9 generates a Read-enable 10 signal from an Empty Flag outputted from the FIFO 6 and the signal from the delay circuit 7 and outputs this generated signal to a parallel/serial conversion part 10.例文帳に追加

Ｒｅａｄ−ｅｎａｂｌｅ信号形成部９は、ＦＩＦＯ６から出力されるＥｎｐｔｙＦｌａｇと、遅延回路７からの信号からＲｅａｄ−Ｅｎａｂｌｅ１０信号を形成し、パラレル／シリアル変換部１０へ出力する。 - 特許庁

The solar battery module has a first groove 22 which separates on the transparent conductive film 11 the photoelectric conversion layers 12 and 13 and the back electrode 14 at the end of the photovoltaic layer in parallel with the direction of serial connection of the photovoltaic layer.例文帳に追加

又、太陽電池モジュールは、光起電力層の直列接続方向に平行な、光起電力層の端部において、透明導電膜１１上で、光電変換層１２、１３及び裏面電極１４を分離する第１の溝部２２を備える。 - 特許庁

To prevent generation of imbalance in voltage distribution of a FWD connected in inverse parallel to the respective devices when respective arms constituting a power conversion device are formed out of a serial connection circuit of a plurality of voltage drive type semi-conductor devices.例文帳に追加

電力変換装置を構成する各アームが、複数の電圧駆動型半導体素子の直列接続回路で構成される場合に、各素子とこれに逆並列接続されるＦＷＤの電圧分担にアンバラスが生じないようにする。 - 特許庁

A 2D/3D conversion circuit 12 converts a 1-channel two-dimensional video signal or a serial stereoscopic video signal received from an input signal selection circuit 11 into a 2-channel two-dimensional video signal or a parallel stereoscopic video signal.例文帳に追加

入力信号選択回路１１から入力された１チャネル２次元映像信号またはシリアル立体映像信号は、２Ｄ／３Ｄ変換回路１２によって、２チャネルの２次元映像信号またはパラレル立体映像信号に変換される。 - 特許庁

Further, "0" bits are outputted as the remaining output data bits, which are not outputted in the serial-parallel conversion by using a 0-output portion 104, to limit a subcarrier used for transmission to a terminal using the necessary irreducible subcarrier.例文帳に追加

さらに、シリアル−パラレル変換で出力を行わない残りの出力データビットには、０出力部１０４を用いて“０”ビットを出力させることで、必要最小限のサブキャリアを用いる当該端末への送信に用いるそのサブキャリアを限定する。 - 特許庁

This data recording controller is provided with a data fetch circuit 11, an 8-16 modulation circuit 12, a stream controller 13, SRAMs 14a and 14b and a parallel/serial (P/S) conversion circuit 15, and they synchronize with a clock and perform respective processing.例文帳に追加

データ記録制御装置は、データフェッチ回路１１と８−１６変調回路１２とストリームコントローラ１３とＳＲＡＭ１４ａおよび１４ｂとパラレル／シリアル（Ｐ／Ｓ）変換回路１５とを備え、これらがクロックに同期してそれぞれの処理を行う。 - 特許庁

Related to the inputted control signal, an address representing the capacity block 26-i is extracted at a category discriminating circuit 23, the switching data is detected at a serial-parallel conversion circuit 24, and the switching data is stored in the address of a data holding circuit 25.例文帳に追加

入力された制御信号は、カテゴリ判別回路２３において容量ブロック２６_-iを示すアドレスが抽出され、シリアル−パラレル変換回路２４においてスイッチングデータが検出され、データ保持回路２５の当該アドレスにそのスイッチングデータが記憶される。 - 特許庁

The control data output to the SI2 (data input) signal line is output to a latch circuit (serial/parallel conversion circuit) 41 via an SO (data sending) signal line and stored in a register 42 when an SW 1 and an SW 2 are off and an SW 3 is on.例文帳に追加

ＳＩ２（データ入力）信号線に出力された制御用データは、ＳＷ１およびＳＷ２がＯＦＦ、ＳＷ３がＯＮとなると、ＳＯ（データ送出）信号線を介して、ラッチ回路（シリアル／パラレル変換回路）４１に出力され、レジスタ４２に保存される。 - 特許庁

To avoid the complexity of processing for discharging the charge voltage of a capacitor 16, as to a power conversion circuit in which a serial connector composed of a power switching element Swp on the high potential side and a power switching element Swn on the low potential side is connected in parallel with a capacitor 16.例文帳に追加

高電位側のパワースイッチング素子Ｓｗｐおよび低電位側のパワースイッチング素子Ｓｗｎの直列接続体がコンデンサ１６に並列接続された電力変換回路について、コンデンサ１６の充電電圧を放電させる処理が煩雑化すること。 - 特許庁

When the signal DT5 with the high level is given to an abnormality notice signal generating section 7, the generating section 7 discriminates it to be a notice of the broken line of a twisted wire pair and this information is transmitted to an optical fiber via a parallel serial conversion circuit 8, an optical transmission section 9 and an optical interface 10.例文帳に追加

”Ｈ“の信号ＤＴ５が異常通知信号生成部７に入力されると、より対線リンク断の通知と判断され、この情報は並直列変換回路８、光送信部９、光インターフェース１０を介して光ファイバへと送信される。 - 特許庁

To provide a signal multiplexing circuit (parallel/serial conversion circuit) which multiplexes, in time division manner, N pieces of low speed signals into a single high speed signal, in which, especially, a high speed clock is not used at a final stage of the multiplexing circuit to abolish timing constraint.例文帳に追加

Ｎ本の低速信号を１本の高速信号に時分割多重化する信号多重化回路に関し、特に、多重化回路の最終段で高速クロックを使わないことでタイミング制約を無くした信号多重化回路（パラレル／シリアル変換回路）を提供する。 - 特許庁

The repeater receives signals respectively output from the vehicle travel management devices, samples the signals by weighting based on respective communication speeds of the signals and performs parallel-serial conversion of the plurality of signals into a signal to be output to one signal line.例文帳に追加

そして、中継装置が、車両通行管理機器それぞれの出力した信号を受信し、信号のそれぞれの通信速度に基づく重み付けにより、信号をサンプリングしてそれら複数の信号を一つの信号線へ出力する信号へとパラレルシリアル変換する。 - 特許庁

An OFDM transmission apparatus performs OFDM (Orthogonal Frequency Division Multiplexing) processing on transmission data, transmits the data, and has an interleave section for randomizing the transmission data based on a random number generated using a predetermined random number generation technique on a pre-stage of serial/parallel conversion for carrier modulation.例文帳に追加

ＯＦＤＭ送信装置は、送信データをＯＦＤＭ（Orthogonal Frequency Division Multiplexing）処理して送信し、キャリア変調するためにシリアル／パラレル変換する前段階で、所定の乱数発生手法を用いて発生した乱数に基づいて送信データをランダム化するインタリーブ部を具備する。 - 特許庁

To provide an optical and electric frequency division clock generator, an optical clock frequency division apparatus operable for the input of optical signals not including frequency division components, an optical and electric frequency division clock extraction apparatus, an optical time division demultiplexing apparatus, an optical frequency division clock extraction and optical data serial/parallel conversion apparatus, and an optical modulation format conversion apparatus.例文帳に追加

光・電気分周クロック発生装置と、分周成分を含まない光信号の入力に対して動作可能な、光クロック分周装置と、光・電気分周クロック抽出装置と、光時分割多重分離装置と、光分周クロック抽出・光データ直並列変換装置と、光変調フォーマット変換装置を提供する。 - 特許庁

The semiconductor storage device has; a multiplexor circuit 22 which comprises a selecting circuit of 2 inputs-1 output which selects an adjoining data bus line; a shift register 24 which performs parallel to serial conversion of read data; a multiplexor circuit 26 which performs selection of serial output of the shift register 24; and an output register 29 which performs adjustment of output timing.例文帳に追加

本発明の半導体記憶装置は、隣接するデータバス線の選択を行う２入力−１出力の選択回路で構成されるマルチプレクサ回路２２、読み出したデータの並列−直列変換を行うシフトレジスタ２４、シフトレジスタ２４のシリアル出力の選択を行うマルチプレクサ回路２６、および出力タイミングの調整を行う出力レジスタ２９を有する。 - 特許庁

When the number of times of shifting is not greater than a predetermined set value, the frequency detection circuit 5 outputs a signal for making a resetting operation to a resetting signal input terminal NR belonging to a 1: 7 serial-parallel conversion circuit 2 of a data processing part 100 to control the output of received data.例文帳に追加

そして、その遷移回数が予め定めた設定値以下のときには、周波数検知回路５からデータ処理部１００の１：７シリアル−パラレル変換回路２の有するリセット信号入力端子ＮＲにリセット動作をさせる信号を出力し、受信データの出力を規制する。 - 特許庁

A transmitter 221 applies serial-parallel conversion to transmission signals, respectively performs spectrum spread of the transmission signals by using the cyclic expansion diffusion code, adds results obtained by using different diffusion signals, modulates added results with a different frequency by using inverse Fourier transform, etc., and outputs the results.例文帳に追加

送信装置２２１は、伝送信号をシリアルパラレル変換し、そのそれぞれを巡回拡張拡散符号を用いてスペクトラム拡散し、異なる拡散符号を用いた結果を加算し、加算した結果を逆フーリエ変換などを用いて異なる周波数で変調し、送信する。 - 特許庁

To solve the problem that a plurality of PLL circuits, serial-parallel conversion circuits and latch circuits of different frequencies are required in transmitter and receiver sides for serially transmitting/receiving row data signals different in frequency from column data signals based on clock signals generated from different PLL circuits.例文帳に追加

列側データ信号と周波数の異なる行側データ信号を異なるＰＬＬ回路から生成したクロック信号でシリアル送受信するために、周波数の異なるＰＬＬ回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならない。 - 特許庁

In the clock changing circuit, odd-numbered and even-numbered routes are alternatively and selectively controlled to be subjected to parallel/serial conversion with a one multiplied definer signal (×)DEF synchronized with a two multiplied clock CLK (×2) to securely change a one multiplied clock CLK (×1) of two routes to a two multiplied clock (×2) of one route.例文帳に追加

２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）ＤＥＦで、奇数番号ルートと偶数番号ルートとが交互に選択制御されてパラレル／シリアル変換され、２ルートの１逓倍クロックＣＬＫ（×１）から１ルートの２逓倍クロック（×２）に確実に乗換えられる。 - 特許庁

This differential coding circuit 100 comprising a 1-bit 2-stage serial parallel conversion circuit 110, a two-digit binary adder 130, N-stage delay registers 141, 142, and exclusive OR circuits 120, 150 can conduct differential coding with time delays of the N-stage delay registers 141, 142 only.例文帳に追加

１ビット２段の直並列変換回路１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される差動符号化回路１００は、Ｎ段遅延レジスタ１４１及び１４２の時間遅延のみで差動符号化ができる。 - 特許庁

After a recording head control part 109 accesses an image data memory 110 and takes image data of an amount of one line per head (128 nozzles), the recording head control part 109 outputs the image data by every one block (8 bits) to a parallel/serial conversion part 112 and a comparator 111.例文帳に追加

画像データメモリ１１０に記録ヘッド制御部１０９がアクセスし、１ヘッド１行分（１２８ノズル分）の画像データを取り込むと、記録ヘッド制御部１０９は、１ブロック分ずつ画像データ（８ｂｉｔ）をパラレル・シリアル変換部１１２および比較器１１１に出力する。 - 特許庁

To provide a semiconductor integrated circuit device in which a high-speed operation circuit such as a parallel-serial conversion circuit is built in, a general semiconductor integrated circuit inspecting device can inspect the high-speed operation circuit and crosstalk between intra-device high-speed signal wirings can be reduced.例文帳に追加

パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能で、装置内高速信号配線間のクロストークの低減も可能な半導体集積回路装置を提供すること。 - 特許庁

They are given to 1st-n-th processing sections 1171-117n with different timings by 1st-n-th 1/n clock signals 1151-115n and processed, and an n to 1 parallel serial conversion circuit 119 at the post stage assembles the data in respective timings to obtain an n-multiple data 121.例文帳に追加

これらは第１〜第ｎの１／ｎクロック信号１１５_1〜１１５_nによって異なったタイミングで第１〜第ｎの処理部１１７_1〜１１７_nに入力されて処理され、後段のｎ対１並直列変換回路１１９でそれぞれのタイミングでデータの組み込みが行われてｎ多重データ１２１となる。 - 特許庁

The thermal head used for the thermal printer includes a plurality of heating resistors arranged like a line, a printing data conversion and supply means converting printing data input as serial data into parallel data and supplying the parallel data to the plurality of heating resistors in batch, and a strobe data distribution means sequentially supplying strobe signals to the plurality of heating resistors for each previously set block, on the basis of strobe data input as the serial data.例文帳に追加

サーマルプリンタに用いられるサーマルヘッドであって、ライン状に並ぶ複数の発熱抵抗体と、シリアルデータとして入力される印字データを、パラレルデータに変換して前記複数の発熱抵抗体に対して一括供給する印字データ変換・供給手段と、シリアルデータとして入力されるストローブ用データに基づき、前記複数の発熱抵抗体に対して予め定められたブロック毎にストローブ信号を順次供給するストローブ用データ分配手段と、を備えるサーマルヘッド。 - 特許庁

In the serial/parallel conversion circuit 140, continuous two pieces of data out of a plurality of pieces of data inputted continuously synchronizing with an internal clock CLK are written simultaneously in mini-arrays being different from each other, the two pieces of data read simultaneously from the different mini-arrays are outputted continuously synchronizing with the internal clock ICLK.例文帳に追加

シリアル−パラレル変換回路１４０は、内部クロックＩＣＬＫに同期して連続的に入力される複数のデータのうち、連続する２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された２つのデータを内部クロックＩＣＬＫに同期して連続的に出力する。 - 特許庁

In such a constitution, it is possible to store all digital signals S102 in the memory 100 and then to read them out with no loss by storing the data (which cannot be stored in the macro 101) of the final cycle whose signals S102 are smaller than the number of bits of serial/parallel conversion into the register 111.例文帳に追加

この構成によって、デジタル信号Ｓ１０２がシリアルパラレル変換のビット数に満たない最終サイクル（メモリマクロ１０１に格納できない）データをシフトレジスタ１１１に格納することにより、デジタル信号Ｓ１０２をラインメモリ１００にすべて格納することができ、ロスなく読み出すことが可能である。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

A multiplexer circuit 11 multiplexes transmission signals from N-channel transmission channels, transmits the multiplexed signal to a transmission channel A, and an output changeover circuit 12 selectively transmits the multiplexed signal sent from the transmission channel A or a serial signal or a parallel signal sent from a data conversion circuit 13 to a main transmission channel.例文帳に追加

Ｎチャネルの伝送路からの伝送信号を多重化回路１１にて多重化して伝送路Ａに送出し、出力切換回路１２にて伝送路Ａから送出される多重化信号と、データ変換回路１３から送出されるシリアル信号もしくはパラレル信号とを選択的にメイン伝送路に導出する。 - 特許庁

A serial/parallel conversion section 101 converts transmission data of one sequence into transmission data of a plurality of sequences, outputs the transmission data of the 1st and 4th sequences respectively to error correction coding sections 102, 103 and outputs the transmission data of the 2nd and 3rd sequences to an IFFT(Inverse Fast Fourier Transform) section 106.例文帳に追加

シリアル／パラレル変換部１０１は、一系列の送信データを複数系列の送信データに変換し、第１系列および第４系列の送信データをそれぞれ誤り訂正符号化部１０２および１０３に出力し、第２系列および第３系列の送信データをＩＦＦＴ部１０６に出力する。 - 特許庁

According to the present invention, however, since the timing synchronization unit 13 of a demodulating means 26 determines symbol synchronization timing of a decoding unit 10 using a digital signal output from a delay detection unit 8, the decoding unit 10 and a parallel/serial conversion unit 11 in post-stages can stop operating before the symbol synchronization timing is determined.例文帳に追加

しかしながら、本発明では、復調手段２６のタイミング同期部１３が、遅延検波部８から出力されるディジタル信号を用いて復号部１０におけるシンボル同期タイミングを決定するので、シンボル同期タイミングが決定するまでの間は後段の復号部１０及びパラレル／シリアル変換部１１が動作を停止することができる。 - 特許庁

When operation abnormality of the CPU 10 is detected by the failure detection circuit 42, the switching circuit 70 and an IF conversion part 80 boot the DSP 20 by a program after initial boot for DSP by connecting ROM 30 and the DSP 20, by converting a parallel local bus of the ROM 30 into a serial local bus using a P/S converter 81.例文帳に追加

切替回路７０とＩＦ変換部８０は、故障検出回路４２がＣＰＵ１０の動作異常を検出している場合、ＲＯＭ３０のパラレルのローカルバスをＰ／Ｓ変換期８１によりシリアルのローカルバスに変換することによりＲＯＭ３０とＤＳＰ２０とを接続してＤＳＰ用初期ブート後のプログラムによりＤＳＰ２０を起動させる。 - 特許庁

In an output circuit (6) that converts read parallel data into serial data to output the data, among a plurality of serially connected storage circuits operated in synchronization with clock signals for data conversion, a first storage circuit constitutes a storage stage by one latch (33 and 24, 34 and 24), and other storage circuits constitute storage stages by master and slave latches (30, 31, and 32).例文帳に追加

読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。 - 特許庁

In a parallel-serial conversion circuit, a clock propagation path is formed to sequentially give a reference clock signal or a clock signal which is obtained by frequency-converting the reference clock signal, corresponding to each of operational frequencies from the data converter of a first stage to the data converter of a final stage when operating multistage connected data converters in accordance with timing of the clock signal.例文帳に追加

パラレル−シリアル変換回路では、多段接続したデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにクロック伝搬経路が形成されている。 - 特許庁

The OFDM transmission apparatus performs OFDM (Orthogonal Frequency Division Multiplexing) processing on transmission data, transmits the data and includes an interleave section for randomizing the transmission data based on a random number generated using a predetermined random number generation technique on a pre-stage of serial/parallel conversion for carrier modulation, and a control section for controlling the interleave section to randomize the transmission data differently in re-transmission and first transmission.例文帳に追加

ＯＦＤＭ送信装置は、送信データをＯＦＤＭ（Orthogonal Frequency Division Multiplexing）処理して送信し、キャリア変調するためにシリアル／パラレル変換する前段階で、所定の乱数発生手法を用いて発生した乱数に基づいて送信データをランダム化するインタリーブ部と、再送信時と初回送信時とで送信データに異なるランダム化を施すようにインタリーブ部を制御する制御部とを具備する。 - 特許庁

A transmitter includes a means for switching a wireless access system, a means for generating a signal of frequency region by assigning wireless resources for a spread chip sequence subjected to one of fast Fourier transform or parallel serial conversion according to a switched wireless access system, and a means for generating a transmission signal by performing fast Fourier transform for the signal of frequency region.例文帳に追加

送信装置に、無線アクセス方式を切り替える切り替え手段と、切り替えられた無線アクセス方式に応じて高速フーリエ変換および直並列変換の一方が行われた拡散後のチップ系列に対して、無線リソースを割り当て、周波数領域の信号を生成する周波数領域信号生成手段と、周波数領域の信号に対して高速逆フーリエ変換を行い、送信信号を生成する送信信号生成手段とを備えることで達成される。 - 特許庁

The serial/parallel mutual conversion of the signals is executed, all the signals are transmitted to a micro processing circuit installed and disposed on the board, the processing and control of communication contents are executed in it and guiding communication is performed on the basis of the contents.例文帳に追加

装置本体基板上に、デジタルパルスを無線出力するためのパルス無線送受信回路と、このパルス返信波を受信するための回路を内部に構成し、この信号を無線通信ドライバ回路に送り、これとは別の周波数帯を利用する無線通信用の、送受信制御回路を同時に同一基板回路上に配設し、これらの信号をシリアル／パラレル相互変換を実行して、すべての信号を、この基板上に設置配設された超小型演算処理回路に送信し、この中において通信内容の処理と制御を実行させ、その内容に基づいて、誘導通信を行う。 - 特許庁