「reset bit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The mode register outputs soft reset signals when at least 1 bit of the register section shows a reset state.例文帳に追加

モードレジスタは、レジスタ部の少なくとも１ビットの値がリセット状態を示すときに、ソフトリセット信号を出力する。 - 特許庁

An integrator incorporated in the 1-bit DAC 11 is cleared corresponding to a reset pulse from a reset pulse generating circuit 12.例文帳に追加

１ビットDAC１１に内蔵される積分器は、リセットパルス発生回路１２からのリセットパルスに対応してクリアされる。 - 特許庁

When the ENA1 reaches the 'H' level, a 2-bit counter is reset to have an output of '00'.例文帳に追加

ENA１が“H”レベルになると、２ビットカウンタはリセットされ、出力“００”となる。 - 特許庁

The reset generating circuit 12 generates the reset pulse according to a vertical synchronizing signal VS and a hardware reset signal CL outputs it to the 1-bit DAC 11.例文帳に追加

リセットパルス発生回路１２は、垂直同期信号ＶＳおよびハードウェアリセット信号ＣＬに基づき、リセットパルスを生成して１ビットDAC１１に出力する。 - 特許庁

During from this time to detection of transition of the next address by the reset control section 20, all reset transistors 2 hold an activation state, and reset bit lines BL0-BLn and dummy bit lines BLG.例文帳に追加

このときから、リセット制御部２０が次のアドレスの遷移を検出するまでの間、すべてのリセットトランジスタ２は活性化状態を保ち、ビット線ＢＬ０〜ＢＬｎ及びダミービット線ＢＬＧのリセットを行う。 - 特許庁

The reset bit resets the switch element processor to enable it to process and route the next data packet.例文帳に追加

リセット・ビットは、スイッチ素子プロセッサをリセットし、次のデータ・パケットを処理してルーティングさせる。 - 特許庁

A data processing system is configured using memories of various bit widths upon moving out of reset.例文帳に追加

種々のビット幅のメモリを用いて、リセット脱出時にデータ処理システムが構成される。 - 特許庁

The reset line 54 is related to a specific bit (bit Y) of an I/O register 65 and a given value is written to the specific bit to enable software resetting.例文帳に追加

また、リセットライン５４をＩ／Ｏレジスタ６５の特定ビット（ビットＹ）に関連づけておき、この特定ビットに所定の値を書き込むことによりソフトウェア的にリセット可能とした。 - 特許庁

A start mark 31 is turned to 15h(10101B) for which the data of 5 bits including a D4 bit are set and reset every other bit.例文帳に追加

スタートマーク３１は、Ｄ４ビットを含めた５ビットのデータが１ビット置きにセット及びリセットされた１５ｈ（１０１０１Ｂ）とされている。 - 特許庁

The semiconductor storage device includes a reset pulse-control circuit RSTCTL which applies a reset voltage Vreset to a selected bit line BL.例文帳に追加

半導体記憶装置は、選択ビット線ＢＬにリセット電圧Ｖｒｅｓｅｔを印加するリセットパルス制御回路ＲＳＴＣＴＬを備える。 - 特許庁

The bit rate counter 52 is reset synchronously with the signal GOP-START to count a valid code amount included in a bit rate stream and provides an output of the count to a comparison section 53.例文帳に追加

ビットレートカウンタ５２は、信号GOP_STARTに同期してカウンタをリセットし、ビットレートストリームに含まれる有効な符号量をカウントし、その値を比較部５３に出力する。 - 特許庁

The put-out control means will not reset the put-out case error bit unless an error release switch is operated by the error processing.例文帳に追加

払出制御手段は、エラー処理にて、エラー解除スイッチが操作されない限り払出ケースエラービットをリセットしない。 - 特許庁

An inverter 15 for adjusting a bit line potential level is provided in common for a plurality of pairs of bit line, and sets a potential level of bit line of one side and a potential level of a bit line of the other side out of each pair of bit line to a complementary level in an activation period of a reset signal.例文帳に追加

ビット線電位レベル調整用インバータ１５は、複数のビット線対に対して共通に設けられ、リセット信号の活性期間中において、各ビット線対のうちの一方のビット線の電位と他方のビット線の電位レベルを互いに相補レベルに設定する。 - 特許庁

The bit is reset at a time interval sufficiently shorter than a frequency that soft error is considered to occur.例文帳に追加

このビットは、ソフトエラーが発生すると考えられる頻度よりも十分短い時間間隔でリセットされるようにする - 特許庁

The column reset circuit 60 comprises operational amplifiers 41, 42 and low-pass filters 31, 32, and each of the operational amplifiers 41, 42 comprises a first input part connected to the column bit line 118, a second input part connected to a reset signal generator for generating a reset signal during a reset cycle, and an output part selectively connected to the column reset line 158.例文帳に追加

列リセット回路６０は、演算増幅器４１、４２と、ローパスフィルタ３１、３２とを備え、演算増幅器４１、４２が、列ビットライン１１８に接続された第１の入力部と、リセットサイクル中にリセット信号を生成するリセット信号生成器に接続された第２の入力部と、列リセットライン１５８に選択的に接続される出力部とを備える。 - 特許庁

The counters each reset a count value and resume counting for each bit number repeately, and output a pulse signal in which the count value is reset at the rise and fall of the FG signal and the rise and fall are inverted per reset during counting.例文帳に追加

各カウンタは、ビット数毎にカウント値のリセット及びカウントの再開を繰り返し、ＦＧ信号の立上り及び立下りでカウント値がリセットされると共に、カウントしている間リセット毎に立上り及び立下りが反転するパルス信号を出力する。 - 特許庁

An edge detection output DED in the windows EDW0 and EDW1 clears reset counters 114 and 115, and the reset counters 114 and 115 output reset pulses REP0 and REP1 corresponding to a starting position of a bit period of the signal MCS and clears a master counter.例文帳に追加

リセットカウンタ１１４，１１５は、ウインドウＥＤＷ０，ＥＤＷ１内のエッジ検出出力ＤＥＤでクリアされ、信号ＭＣＳのビット周期の開始位置に対応したリセットパルスＲＥＰ０，ＲＥＰ１を出力し、マスターカウンタをクリアする。 - 特許庁

The register reset section 44 monitors the sign bit of the input data and output data of addition object for every adders A1-A5.例文帳に追加

レジスタリセット部４４は、加算器Ａ１〜Ａ５ごとに、加算対象の入力データおよび出力データのサインビットを監視する。 - 特許庁

To automatically, variably and optimally reset a bit rate value of the data to be recorded on the memory, and to extremely facilitate a user's operation.例文帳に追加

メモリに記録するデータのビットレート値を自動的に可変的かつ最適に再設定し、ユーザーによる操作を極めて容易にする。 - 特許庁

When data being in sense latch in this read memory data is in a programmed state, corresponding bit latch is reset.例文帳に追加

この読取ったメモリデータでセンスラッチにあるものがプログラムされた状態にあるときには対応するビットラッチをリセットするようにした。 - 特許庁

A bit counter 61 repeats counting bits while being reset at each period that is the number of prescribed bits configuring one frame, and assigns a bit count to bits configuring each frame.例文帳に追加

ビットカウンタ６１は１つのフレームを構成する所定のビット数を１周期としてリセットされながら計数を繰り返し、各フレームを構成するビットにビットカウンタ値を割り付ける。 - 特許庁

An ink cartridge is constituted of an LSI chip (P chip) equipped with an OTP circuit which is added to record the ink remaining amount data and a memory control circuit having a function to reset the bit for an OPT to "0" by the unit of 1 bit.例文帳に追加

インク残量データを記録するために付加したOTP回路を備えるLSIチップ（Pチップ）とOPTを１ビット単位でビットを“０”にリセットする機能を有するメモリ制御回路より構成される。 - 特許庁

Furthermore, the No.1 inverter 11 is provided with a 1st bit signal line 43 and with a 2nd signal changeover circuit, that set/reset the 12-bit signal, corresponding to a state of other 1-bit signal and stores data of the 12-bit signal immediately before resetting.例文帳に追加

更に別の１ビット信号線路４３を敷設し、１号インバータ１１はこの別の１ビット信号の状態に対応して前記１２ビット信号をオン・オフさせると共に、オフ直前の１２ビット信号のデータを保持する機能を有する第２信号切り換え回路を備える。 - 特許庁

In order to generate this reset sequence, the low-order 18-bit is reset at the startup of recording and when a synchronizing signal of the analog video signal is changed, based on an output vertical synchronizing signal of the synchronizing separator circuit 14.例文帳に追加

このリセットのシーケンスを作るために、同期分離回路１４の出力垂直同期信号などに基づいて、記録開始時やアナログ映像信号の同期信号が変化した時などでリセットする。 - 特許庁

When the PCM cell is not in the reset state, a second bias voltage (V_BL, V_01) greater than the first bias voltage is applied to the selected bit line 9.例文帳に追加

リセット状態にない場合は、第１バイアス電圧より大きい第２バイアス電圧（Ｖ_BL、Ｖ_01）が、選択されたビットライン９に印加される。 - 特許庁

At this point of time, the bit lines BL, /BL are discharged by giving an equalizing signal EQ of the prescribed pulse width to a reset circuit 20.例文帳に追加

この時点で、リセット回路２０に所定パルス幅のイコライズ信号ＥＱを与えることにより、ビット線ＢＬ，／ＢＬを放電させる。 - 特許庁

A gate of a read-out transistor QR is connected to one end side of the sub-bit line SBL, a drain is connected to one end side of the bit line BL, and a source is connected to one end side of the reset line RST.例文帳に追加

読み出しトランジスタＱＲのゲートはサブビット線ＳＢＬの一端側に接続され、ドレインはビット線ＢＬの一端側に接続され、ソースはリセット線ＲＳＴの一端側に接続されている。 - 特許庁

The bit cells 12 of the prescribed numbers are accessed by receiving addresses, and a reset signal utilized for enabling a sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

The predetermined number of bit cells 12 are accessed by receiving addresses, and a reset signal utilized for enabling the sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

When a reset signal RESET becomes 1 in this state, a 3-bit counter 300 consecutively increments a counter- output signal T1 from '000' to '111' with synchronizing with the startup edge of the clock signal CLK-2.例文帳に追加

この状態でリセット信号ＲＥＳＥＴが「１」になると、３ビットカウンタ３００はクロック信号ＣＬＫ＿２の立ち上がりエッジに同期してカウンタ出力信号Ｔ１を「０００」から「１１１」に向けて順次インクリメントする。 - 特許庁

A flash memory having hierarchical bit line configuration is provided with column reset/bit line test transistor regions 4a commonly to a plurality of cell blocks 3a sharing upper layer bit lines MBL0, MBL1, etc., so that data lines DL connected with sense amplifiers can be selectively disconnected from the upper layer bit lines.例文帳に追加

階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。 - 特許庁

When the trigger valve is turned off, a compressed air is supplied to a backward side air chamber of the double acting air cylinder to cause the driver bit to be moved backward and reset to an initial position.例文帳に追加

トリガバルブをオフすると複動エアシリンダの後退側空気室に圧力空気が供給され、ドライバビットが後退して初期位置へ戻る。 - 特許庁

In the period of the data access, the reference bit line BLr of nonselection state is precharged to a ground potential in accordance with a reset signal RST of H level.例文帳に追加

上記のアクセス期間において、非選択状態の参照ビット線ＢＬｒは、Ｈレベルのリセット信号ＲＳＴに応じて接地電位にプリチャージされる。 - 特許庁

The hold request bit (IDL-REQ) 31 can be set and reset by the host processor 100, and is set when requiring stoppage of operation of the sub-processor 200.例文帳に追加

ホールドリクエストビット（IDL-REQ）３１は、ホストプロセッサ１００によってセット／リセットが可能であって、サブプロセッサ２００の動作の停止が要求される場合にセットされる。 - 特許庁

The programmable decoder 107 issues a reset signal to the n bit counter at a cycle q times the oscillator cycle based on the count of the n bit counter 106 and the CODEj the ROM circuit 104 outputs.例文帳に追加

プログラマブルデコーダー１０７は、ｎビットカウンター１０６のカウント値と、ＲＯＭ回路１０４が出力するＣＯＤＥｊとに基づいて、オシュレーター周期のｑ倍の周期で、ｎビットカウンターに対してリセットを発行する。 - 特許庁

The outputs of the pulse output circuits 13 to 16 are passed through an AND gate 17 to become the clock input of a one-bit holding circuit 19 and passed through an OR gate 18 to become the reset input of the one-bit holding circuit 19.例文帳に追加

パルス出力回路１３−１６の出力は、ＡＮＤゲート１７を通じて１ビット保持回路１９のクロック入力となり、かつ、ＯＲゲート１８を通じて１ビット保持回路１９のリセット入力となる。 - 特許庁

This memory device having a detection function of the initialization leakage of a memory has a memory initialization state management circuit performing control to reset an overhead bit 215 by power ON (a power source ON) and to invert the overhead bit 215 of an initialized word only once in the memory 109 having the additional bit (including a parity bit) disposed to each the word of the memory device.例文帳に追加

メモリ装置の各ワードに配設される付加ビット（パリティビットを含む）を備えるメモリ１０９において、パワーオン（電源オン）により付加ビット２１５をリセットし、初期化を行ったワードの付加ビット２１５を１回限り反転させる制御を行うメモリ初期化状態管理回路を備え、メモリの初期化漏れの検出機能を備えたメモリ装置が提供される。 - 特許庁

After the control section 140 pre-charges the input terminal 9a and the main bit line MBL to voltage Vdd and resets the sub-bit line SBL to ground voltage Vss, controls the pre-charge section 120a, the reset section 130, and the selecting gate 4a.例文帳に追加

制御部１４０は、入力端９ａとメインビット線ＭＢＬとを電圧Ｖ_ddにプリチャージし、サブビット線ＳＢＬをグランド電圧Ｖ_ssにリセットした後に、プリチャージ部１２０ａとリセット部１３０ａと選択ゲート４ａとを制御する。 - 特許庁

The interrupt request bit (INT-REQ) 37 can be set and reset by the sub-processor 200, and is set when requiring interrupt to the host processor 100 from the sub-processor 200.例文帳に追加

割り込みリクエストビット（INT-REQ）３７は、サブプロセッサ２００によってセット／リセットが可能であって、サブプロセッサ２００からホストプロセッサ１００へと割り込みを要求する際にセットされる。 - 特許庁

The control circuit is arranged and constituted so that the bit lines are reset to a previously decided potential state only for some period in response to transition of an input address signal.例文帳に追加

制御回路部は、入力アドレス信号の遷移に応答して、ビットラインを、ある期間だけ、予め定められた電位状態にリセットするように配置構成されている。 - 特許庁

When all bits of the low-order counter 2a are reset to "1" from "0", a high-order counter 2b for carry is incremented for one at a time from the low-order bit in the above counting operation.例文帳に追加

上記カウント動作において、下位カウンタ２ａの全ビットが「０」から「１」にリセットされるとき、桁上がり用の上位カウンタ２ｂを下位ビットから１つずつインクリメントとする。 - 特許庁

And when reset operation is performed for the signal processing circuit 15, the selector 17 is switched to the mute signal DM from the one bit digital signal Ds'.例文帳に追加

そして、信号処理回路１５に対してリセット操作がなされたとき、セレクタ１７の切り換えは上記１ビットデジタル信号Ｄ_S'からミュート信号Ｄ_Mに切り換えられる。 - 特許庁

A counter of the controller 102 is reset at the counting of one bit length of multiplex communication or by an edge detecting pulse EDG.例文帳に追加

送受信タイミング制御部１０２のカウンタは、多重通信の１ビット長分のカウント時あるいはエッジ検出回路１０５からのエッジ検出パルスＥＤＧでリセットされる。 - 特許庁

Here, information as to whether or not the information of bit unit is to be handled, and the information on a bit width as a set/reset object are acquired, and whether or not the processing description relation to the global variable is the read write processing substantially accompanying the read processing is decided.例文帳に追加

このとき、ビット単位の情報を扱うものであるか否かの情報、セット／リセットの対象となるビット幅の情報を取得し、グローバル変数に係る処理記述が実質的に読込処理を伴う読込書込処理であるかを判断する。 - 特許庁

To shift a cross polarized wave interference compensation circuit to a reset state without causing deterioration in the characteristics of a bit rate by poorly affecting the control of other circuits in digital microwave communication equipment when the cross polarized wave interference compensation circuit is reset.例文帳に追加

交差偏波干渉補償回路がリセット状態に切り替えられた時に、デジタルマイクロ波通信装置内の他の回路の制御に悪影響を与えてビット誤り率特性が劣化することなく、交差偏波干渉補償回路をリセット状態に移行させる。 - 特許庁