「scan clock」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A control circuit generates a block scan clock signal including a shift clock at the same timing when a control signal shows a scan shift period for inputting and outputting data in the scan chain, and generates a block scan clock signal including pulses at different timing for each of the plurality of circuit blocks when the control signal shows a capture period for testing a logic operation of the combination circuit.例文帳に追加

制御回路は、制御信号がスキャンチェーンにデータを入出力するスキャンシフト期間を示すときに、同じタイミングのシフトクロックを含むブロックスキャンクロック信号を生成し、組み合わせ回路の論理動作をテストするキャプチャ期間を示すときは複数の回路ブロック毎に異なるタイミングのパルスを含むブロックスキャンクロック信号を生成する。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

In the scan chain reorder information, information defining the start point and end point of a scan chain, information defining the order of cells on the scan chain, the intrinsic names of the respective cells and terminal names, information defining the clock domain and polarity of a scan flip-flop on the scan chain and information defining scan chain reorder propriety information are included.例文帳に追加

スキャン・チェーン・リオーダ情報に、スキャン・チェーンの始点と終点を定義した情報、スキャン・チェーン上のセルの順番と、各セルの固有名および端子名を定義した情報、スキャン・チェーン上のスキャン・フリップフロップのクロック・ドメインと極性を定義した情報、並びにスキャン・チェーン・リオーダ可否情報を定義した情報を含める。 - 特許庁

A clock gating circuit 3 controls an output of a pulse of a clock signal CLK according to a clock gating signal CGS, and disables the clock gating signal CGS while the scan enable signal rises.例文帳に追加

クロックゲーティング回路３は、クロックゲーティング信号ＣＧＳに従いクロック信号ＣＬＫのパルスの出力を制御する一方、スキャンイネーブル信号が立ち上がっている間クロックゲーティング信号ＣＧＳを無効化する。 - 特許庁

The controller also includes a scan layer interface driving a scan chain portion with the configurable test clock, and a control layer interface configured so as to access the control information for controlling the scan chain portion.例文帳に追加

コントローラはまた、構成可能なテストクロックでスキャンチェーン部分を駆動するスキャンレイヤインタフェースと、スキャンチェーン部分を制御するための制御情報にアクセスするように構成された制御レイヤインタフェースを含む。 - 特許庁

A scan power control circuit 3003 is added to a scan test control circuit 3000 which is a gathering of gated clocks, allowing the operation of the gated clock cell equipped with the scan power control terminal to be controlled.例文帳に追加

またゲーテッドクロックの集合であるスキャンテスト制御回路３０００にスキャン電力制御回路３００３を追加し、スキャン電力制御端子つきゲーテッドクロックセルの動作を制御可能にする。 - 特許庁

A clock skew value, which sets the shift operation of the clocked scan FF, is set at a plurality of values which are not indentical.例文帳に追加

クロックドスキャンFFのシフト動作を設定するクロックのスキュー値を同一でない複数の値に設定する。 - 特許庁

A micro computer (ASIC) comprises a scan chain for the LSSD scanning test, and a clock generating circuit 10 which generates a shift clock which has each latch circuit of the scan chain latch a test pattern and a clock for performing the test which imports the output of an circuit to be tested corresponding to the test pattern, and supplies them to the scan chain.例文帳に追加

マイクロコンピュータ（ＡＳＩＣ）に、ＬＳＳＤスキャンテストのためのスキャンチェーンと、テストパターンをスキャンチェーンの各ラッチ回路にラッチさせるためのシフト用クロックおよびテストパターンに対する被テスト回路の出力を取り込むためのテスト実行用クロックを生成し、スキャンチェーンに供給するクロック生成回路１０とを備える。 - 特許庁

The test circuit (70) includes a clock control circuit (80) and a scan enable control signal generation circuit (13).例文帳に追加

テスト回路（７０）は、クロック制御回路（８０）と、スキャンイネーブル制御信号生成回路（１３）とを備える。 - 特許庁

Each of the plurality of clock gating circuits controls connection between the clock input and the scan flip-flops corresponding to the input gating setting data.例文帳に追加

複数のクロックゲーティング回路のそれぞれは、入力されたゲーティング設定データに応じて、クロック入力とスキャンフリップフロップとの接続を制御する。 - 特許庁

This semiconductor integrated circuit device is composed of an independent two phase type scan flip-flop 11 and a clock supply circuit 12, generating two pulse signals ASCLK, BSCLK from a scan-clock SCLK.例文帳に追加

この半導体集積回路装置は、独立２相型スキャンフリップフロップ１１と、スキャンクロックＳＣＬＫから２つのパルス信号ＡＳＣＬＫ，ＢＳＣＬＫを生成するクロック供給回路１２から構成されている。 - 特許庁

IN scan test mode, inspection data received by the inspection input terminal TI are held synchronously with a clock of master clock terminal MSK and are outputted from the output terminal Q synchronous with a clock of a slave clock input terminal SCK.例文帳に追加

スキャンテストモードにおいては、検査入力端子ＴＩに受けた検査データがマスタークロック端子ＭＳＫのクロックに同期して保持され、スレーブクロック入力端子ＳＣＫのクロックに同期して出力端子Ｑから出力される。 - 特許庁

The semiconductor device comprises a circuit 102 to be tested having a scan chain composed of a flip-flop; and a mode control circuit 103 for switching from the normal operation of the scan chain to the shift mode of the scan test at arbitrary clock timing.例文帳に追加

フリップフロップにより構成されたスキャンチェーンを有するテスト対象回路１０２と、任意のクロックタイミングでスキャンチェーンのノーマル動作からスキャンテストのシフトモードに切り替えるモード制御回路１０３とを備えている。 - 特許庁

The sample-hold circuit 102 configures a portion or all of scan paths, and outputs a signal held so as to verify the duty ratio from a scan output SCANOUT by a scan clock signal SCANCK.例文帳に追加

サンプルホールド回路１０２は、スキャンパスの一部又は全体を構成し、ホールドされているデューティ比検証のための信号をスキャンクロック信号ＳＣＡＮＣＫによってスキャン出力ＳＣＡＮＯＵＴから出力する。 - 特許庁

A first test circuit section TCi1 receives an address signal a'', a scan-in signal SIN, a scan select signal SS, and a shift clock signal SCLK and outputs an address signal a''' and a scan-out signal SiOUT1.例文帳に追加

第１テスト回路部ＴＣｉ１は，アドレス信号ａ’’，スキャンイン信号ＳＩＮ，スキャンセレクト信号ＳＳ，およびシフトクロック信号ＳＣＬＫを受け，アドレス信号ａ’’’およびスキャンアウト信号ＳｉＯＵＴ１を出力する。 - 特許庁

To process the optimum connection of a scan chain, i.e., the minimization of the scan chain length and to evade the generation of clock skew even when the supply source of a scan clock signal of different timing is included.例文帳に追加

スキャンチェインの最適接続、つまりスキャンチェイン長の最小化を実用時間で処理できることと、異なるタイミングのスキャンクロック信号の供給元を含む場合でもクロック・スキュの発生を回避できることとを両立し得るスキャンチェイン設計システム及びその設計方法を提供する。 - 特許庁

A clock the amplitude of which is equivalent to the output of the clock amplitude control circuit 10 is supplied to gates of each vertical selection switch 1c in timing synchronized with the scan clock to be outputted from the vertical scanner 2.例文帳に追加

垂直走査器２より出力される走査クロックに同期したタイミングで、振幅がクロック振幅制御回路１０の出力に等しいクロックを各垂直選択スイッチ１ｃのゲートに供給する。 - 特許庁

A non-display period when any scan electrode Y1 is not selected is provided after an effective display period that are scanned line sequentially from the scan electrode Y1 to the final scan electrode Ym at the period of a scan clock LP, and the sum of both periods is made to one frame period.例文帳に追加

走査クロックＬＰの周期で走査電極Ｙ１から最終の走査電極Ｙｍまでが線順次に走査される有効表示期間の後に、いずれの走査電極Ｙｉも選択されない非表示期間を設け、両期間の和を１フレーム期間とする。 - 特許庁

Since a comparatively large clock skew occurs between the flip flop belonging to a prescribed group connected by the scan path and the scan flip flop belonging to the different group, the scan flip-flops including delay circuits are applied to the scan flip-flops in the final stages of the respective groups.例文帳に追加

スキャンパスによって接続するあるグループに属するスキャンフリップフロップと、別のグループに属するスキャンフリップフロップとの間に比較的大きなクロックスキューが発生するので、各グループの最後段のスキャンフリップフロップに、遅延回路を含むスキャンフリップフロップを適用する。 - 特許庁

To prevent erroneous operation due to clock skew and the like and provide a small layout area by shortly connecting the scan chain.例文帳に追加

クロックスキュー等による誤動作を防止し、かつスキャンチェーンを短く接続して小レイアウト面積を実現する。 - 特許庁

A pixel clock for actuating a light emitting element for image formation is controlled with the signal of the optical scan detection means.例文帳に追加

光学走査検出手段の信号から、画像形成用の発光素子を駆動する画素クロックを制御する。 - 特許庁

Thus, the scan flip-flop including the delay circuit and the buffer are separately used in accordance with the size of clock skew.例文帳に追加

このように、クロックスキューの大きさに応じて、遅延回路を含むスキャンフリップフロップと、バッファとが使い分けられる。 - 特許庁

The clock control circuit comprises a system register 21, a memory 22, a scan bypass register 23 and a BIST register 24.例文帳に追加

クロック制御回路は、システムレジスタ２１、メモリ２２、スキャン用バイパスレジスタ２３及びＢＩＳＴ用レジスタ２４を備える。 - 特許庁

Main scan line synchronism variation control is performed by varying timing of a main scan line synchronizing signal, pulse-width, start timing of a driving clock of the CCD 303, etc.例文帳に追加

主走査ライン同期の変動制御は、主走査ライン同期信号のタイミング、パルス幅、ＣＣＤ３３の駆動クロックの開始タイミングなどを変動させることにより行なう。 - 特許庁

To provide a semiconductor integrated circuit for supplying a clock in-phase with normal action in scan test action to a scan flip flop and for conforming a hold margin.例文帳に追加

スキャンテスト動作時に通常動作と同位相のクロックをスキャンフリップフロップに供給してホールドマージンの確認を行うことができる半導体集積回路を提供すること。 - 特許庁

To provide a wiring structure and a wiring method in which the addition of a test circuit by a user can be controlled, and a scan clock can be supplied at each clock domain.例文帳に追加

ユーザによるテスト回路の追加を抑制することが可能であり、クロックドメイン毎にスキャンクロックを供給可能な配線構造及び配線方法を提供すること。 - 特許庁

To reduce the power consumption of a logic circuit by making its clock gated, and to improve observability of a control circuit which outputs a clock enable signal in a scan test operation.例文帳に追加

ゲーテッドクロック化により、論理回路の消費電力を低減するともに、スキャンテスト時において、クロックイネーブル信号を出力する制御回路の観測性を向上させる。 - 特許庁

The control part (15A) controls the clock supply part (14A) so that the clock signals for scan test mutually shifted in phase are supplied to the respective logic circuits (11 to 13).例文帳に追加

制御部（１５Ａ）は、論理回路（１１〜１３）のそれぞれに互いに位相のずれたスキャンテスト用のクロック信号を供給するようにクロック供給部（１４Ａ）を制御する。 - 特許庁

The scan clock (501) is input to a pulse counter (310), inside the motor control means (308) , and counted, as required.例文帳に追加

スキャンクロック(５０１)は、モータ制御手段（３０８）内部のパルスカウンタ（３１０）に入力され、随時カウントアップされていく。 - 特許庁

A system for at-functional-clock-speed continuous scan array built-in self testing (ABIST) of multiport memory is disclosed.例文帳に追加

機能性クロック速度でのマルチポート・メモリの連続走査アレイ内蔵自己テスト（ＡＢＩＳＴ）のためのシステムが開示される。 - 特許庁

To provide a semiconductor integrated circuit capable of preventing reliability decline of scan diagnosis caused by clock quality decline.例文帳に追加

クロック品質低下に起因してスキャン診断の信頼性が低下することのない半導体集積回路を提供する。 - 特許庁

When multiplexing them, a new scan latch is allocated and connected to a clock gate circuit to be added by multiplexing.例文帳に追加

前記多重化を行うときは、多重化によって追加するクロックゲート回路に新たなスキャンラッチを割り当てて接続する。 - 特許庁

The clock is supplied from an LSI tester outside an LSI via a clock terminal CLK and the cycle of the clock can be changed over in synchronization with the change of a scan enabling signal SCANEN on the LSI tester side.例文帳に追加

ここで、クロックはクロック端子ＣＬＫを介してＬＳＩの外部のＬＳＩテスターから供給されるが、クロックの周期はＬＳＩテスター側で、スキャンイネーブル信号ＳＣＡＮＥＮの変化に同期して切り換えればよい。 - 特許庁

A plurality of selection circuits switch clock signals to be supplied to each of the plurality of circuit blocks to one of an internal clock signal to be used in an actual operation, and a plurality of block scan clock signals.例文帳に追加

複数の選択回路は、制御信号に基づいて、複数の回路ブロックのそれぞれに供給するクロック信号を実動作時に使用する内部クロック信号と、複数のブロックスキャンクロック信号との一方に切り替える。 - 特許庁

To provide a laser exposure device which can reduce a time and labor for adjusting an exposure clock of each laser beam and timing for starting exposure in a main scan direction, and thereby enhance adjustment precision in the main scan direction.例文帳に追加

主走査方向における各レーザビームの露光クロック、露光開始タイミングの調整の手間を軽減し、主走査方向における調整の精度を上げるレーザ露光装置を提供する。 - 特許庁

The dummy block 120 outputs data corresponding to input data input to the scan input terminal D2 to the scan output terminal D5 without depending upon the clock signal CLK.例文帳に追加

ダミーブロック１２０は、クロック信号ＣＬＫに依存すること無く、スキャン入力端子Ｄ２に入力される入力データに応じたデータをスキャン出力端子Ｄ５に出力する。 - 特許庁

The master latch 104 is responsive to the first clock output 118 of the clock demultiplexer 108 and the second clock output 120 of the clock demultiplexer 108 to selectively couple the data input 112 or the scan test input 114 to the output.例文帳に追加

マスタラッチ１０４は、データ入力１１２または走査試験入力１１４を出力に選択的に連結するためにクロックデマルチプレクサ１０８の第１のクロック出力１１８およびクロックデマルチプレクサ１０８の第２のクロック出力１２０に反応する。 - 特許庁

The scan driving apparatus comprises a shift register section generating output signals shifted in sequence in response to a clock signal, and a scan signal generator section generating at least four scan signals in a cycle of the clock signal based on the output signals from the shift register and at least two control signals to be entered.例文帳に追加

クロック信号に従って順次シフトされる出力信号を発生するシフトレジスタ部と、前記シフトレジスタ部からの出力信号と入力される少なくとも２つの制御信号に従って前記クロック信号の１周期ごとに少なくとも４つの走査信号を出力する走査信号発生部とを備える。 - 特許庁

In this scan test circuit device, an initialization reset means performs in a scan mode, initialization reset in the integrated circuit constituted of a combination circuit 11 and scan test circuits S1 to Sn+m, and D-FF-1 to D-FF-n+m, based on an initialization reset signal CL synchronized with a scan clock pulse CK for performing operation of a scan test.例文帳に追加

本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。 - 特許庁

At a scan test time, a clock control part 10 supplies independently controlled clocks CK42 and CK43 to the scan chains 42 and 43, whereby the scan chains 42 and 43 operate independently of each other at any operation of shift-in, capture and shift-out.例文帳に追加

スキャンテスト時に、クロック制御部１０は両スキャンチェーン４２，４３にそれぞれ独立に制御されたクロックＣＫ４２，ＣＫ４３を供給し、シフトイン、キャプチャ、シフトアウトのいずれの動作においても、両スキャンチェーン４２，４３が互いに独立に動作する。 - 特許庁

A power source Pvcc generates a voltage Vccv changing synchronously with a clock signal being a reference of write scan pulse generation.例文帳に追加

電源Ｐｖｃｃはライト走査パルスを生成する基準となるクロック信号と同期して変化する電圧Ｖｃｃｖを発生する。 - 特許庁

The first flipflop is disposed at a position nearest to a scan-in side in the group of flipflops working based on the same clock signal.例文帳に追加

第１フリップフロップは、同一のクロック信号によって動作するフリップフロップ群において最もスキャンイン側に配置される。 - 特許庁

MULTIPLE-CAPTURE DFT SYSTEM FOR DETECTING OR LOCATING CROSSING CLOCK-DOMAIN FAULT DURING SELF-TEST OR SCAN TEST例文帳に追加

自己試験中または走査試験中にクロックドメインにまたがる故障を検出するか突き止める複数キャプチャＤＦＴシステム - 特許庁

A logic device 100 comprises: a data input 112; a scan test input 114; a clock demultiplexer 108; and a master latch 104.例文帳に追加

論理装置１００はデータ入力１１２、走査試験入力１１４、クロックデマルチプレクサ１０８、およびマスタラッチ１０４を含む。 - 特許庁

Each CLAB is provided with a terminal for inputting signals of a scan switching signal, a scan data signal and a scan clock signal and a terminal for a scan output signal for outputting a state of a flip-flop holding an internal state in response to the scan signals, so that outputs of flip-flops of a plurality of CLABs can be inputted in predetermined order as scan data signals of following CLABs.例文帳に追加

各ＣＬＡＢにスキャン切り替え信号，スキャン用データ信号及びスキャン用クロック信号の各信号を入力する端子と前記スキャン用信号により内部状態を保持するフリップフロップの状態を出力するスキャン出力信号の端子とを設け，複数のＣＬＡＢのフリップフロップの出力を後続のＣＬＡＢのスキャン用データ信号として予め決められた順に入力するよう構成する。 - 特許庁