「second lines」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A sub-common I/O line is connected to the plurality of first (and second) bit lines and extends in a first direction.例文帳に追加

サブコモンＩＯ線は、複数の第１（及び第２）ビット線と接続され第１方向に延在する。 - 特許庁

In the same way, Second characterization cells are coupled between the first bit lines and a first reference supply line.例文帳に追加

同様に、第二特性付けセルが第一ビット線と第一基準供給線との間に結合している。 - 特許庁

In the second strip line 105, power signals corresponding to plural first strip lines are combined.例文帳に追加

第２ストリップ線路は、複数の第１ストリップ線路の各々に対応する電力信号を合成する。 - 特許庁

A pixel section has plural pixels which include first and second source signal lines, first and second gate signal lines and power supply lines as well as first and second switching TFTs, an ET driving TFT and an EL element, respectively.例文帳に追加

画素部が有する複数の画素は、第１ソース信号線と、第２ソース信号線と、第１ゲート信号線と、第２ゲート信号線と、電源供給線とを含んでおり、第１スイッチング用ＴＦＴと、第２スイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、ＥＬ素子とをそれぞれ有していることを特徴とする発光装置。 - 特許庁

The second line segmenting part 3 extracts a standard line from the segmented lines, calculates, by using the extracted standard line, the estimated number of the lines segmented by using the first method, and divides the lines when the estimated number of lines is two or more.例文帳に追加

第２の行切り出し部３は、切り出された行の中から基準となる行を抽出し、抽出された基準行を用いて、第１の方法で切り出された各行の推定行数を算出し、推定行数が２以上の行については、行の分割を行う。 - 特許庁

A semiconductor memory device includes bit lines BLs (first wiring), and a memory cell MC including a phase change element 20 (memory element) and a diode 21 connected in series between the bit lines and word lines WLs (second wiring).例文帳に追加

本発明の半導体メモリ装置は、ビット線ＢＬｓ（第１の配線）と、ワード線ＷＬｓ（第２の配線）との間に直列接続された相変化素子２０（メモリ素子）及びダイオード２１を含むメモリセルＭＣを備えている。 - 特許庁

This display device has a display part 2 having a plurality of scanning lines and first and second scanning drivers 4a, 4b having output lines for supplying scanning signals to both ends of the scanning lines of the display part 2.例文帳に追加

本発明の表示装置は、複数の走査線を有する表示部（２）と、表示部の走査線の両端に走査信号を供給するための出力線を有する第１及び第２の走査ドライバ（４ａ，４ｂ）とを有する。 - 特許庁

In a scanning-line lead area C, the scanning-line lead lines have first scanning-line lead lines 311 and second scanning lines 312 formed in different layers for decreasing the width of the scanning-line lead area C.例文帳に追加

走査線引出し部Ｃにおいて、領域Ｃの幅を小さくするため、走査線引出し線は、別層に形成された、第１走査線引出し線３１１と第２走査線引出し線３１２で構成されている。 - 特許庁

By activating the word lines in the unit of memory cell group on the basis of not only the first address but also part of the second address which activates the bit lines, the number of word lines activated for accessing can be made the minimum at all times.例文帳に追加

第１アドレスだけでなく、ビット線を活性化する第２アドレスの一部に基づいて、メモリセルグループの単位でワード線を活性化することで、アクセスするために活性化されるワード線の数を常に最小限にできる。 - 特許庁

The first wiring layer (the first scanning line 24) and the second wiring layer (the second scanning line 25) are electrically connected and function as scanning lines.例文帳に追加

１層目の配線層（第１走査線２４）と２層目の配線層（第２走査線２５）は電気的に接続され、走査線として機能する。 - 特許庁

Third lines (WL) are formed successively over both ends of the memory cell array along the second axis and are connected with second ends of the memory cells.例文帳に追加

第３配線（WL）は、第２軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第２端と接続されている。 - 特許庁

Each of the second conductive lines (34) extends from the second electrode unit (32) to the bonding area (213), and does not cross the first conductive line (33).例文帳に追加

各第二の導電線（３４）は、第二の電極ユニット（３２）から結合領域（２１３）に延伸し、第一の導電線（３３）と交差しない。 - 特許庁

A first and a second memory transistor are included in a string part between the first and second bit-lines, and comprise the control gate and the storage node, respectively.例文帳に追加

第１及び第２メモリトランジスタは、第１及び第２ビットラインの間のストリング部分に含まれ、制御ゲート及びストレージノードをそれぞれ備える。 - 特許庁

Preferably, these locations are defined so that the rows can be formed by using glue lines 100 and 110 on the second surface 70 of the second material 50.例文帳に追加

この位置は、好ましくは、第２材料５０の第２面７０上のグルーライン１００，１１０により、列を形成するように画定される。 - 特許庁

A plurality of first (and second) switch circuits are provided between each of the plurality of first (and second) bit lines and the sub-common I/O line.例文帳に追加

複数の第１（及び第２）ビット線の夫々とサブコモンＩＯ線の間に設けられる複数の第１（及び第２）スイッチ回路を有する。 - 特許庁

The surfaces of first portions 26 (or second portions 28) between a pair of the through-holes 22 adjacent to each other in the directions of the first straight lines L_1 (or the second straight lines L_2) are formed only by the tapered faces 24.例文帳に追加

第１の直線Ｌ_１（又は第２の直線Ｌ_２）の方向で隣り合う一対の貫通穴２２の間の第１の部分２６（又は第２の部分２８）の表面は、テーパ面２４のみによって形成されている。 - 特許庁

In the second section, since a second switching part (320) applies reverse vias voltage (Vneg) of reverse polarity of the data voltage to the data lines (D1-Dm), the reverse bias voltage is applied from the data lines to the drive transistors in each pixel.例文帳に追加

第２区間では、第２スイッチング部（320）がデータ線（D1−Dm）に対し、データ電圧とは逆極性の逆バイアス電圧（Vneg）を印加するので、逆バイアス電圧がデータ線から各画素内の駆動トランジスタに対して印加される。 - 特許庁

In the display device, a display panel is comprised of a first substrate provided with a plurality of gate lines and a plurality of data lines and a second substrate facing the first substrate and a sealing material for bonding the first substrate and the second substrate.例文帳に追加

表示装置において、表示パネルは、複数のゲート線と複数のデータ線が設けられた第１基板と、第１基板と対向する第２基板、及び第１基板と第２基板を結合する密封材からなる。 - 特許庁

Among a plurality of scan lines 12, a plurality of second scanning line 12B are each connected to at least two second display elements E2, that belong to at least two element rows R and that correspond to the separate signal lines 14.例文帳に追加

複数の走査線１２のうち複数の第２走査線１２Bの各々には、２以上の素子行Ｒの各々に属するとともに別個の信号線１４に対応する２以上の第２表示素子Ｅ2が接続される。 - 特許庁

The piled object S is cut along a curved line L facing the crossing point O_1 of the first and second folding lines F1 and F2 in the four-folded sheet piece and crossing over both the first and second folding lines F1 and F2.例文帳に追加

堆積物Ｓは四つ折りシート片における第１の折線Ｆ１と第２の折線Ｆ２との交点Ｏ_１を臨み第１の折線Ｆ１と第２の折線Ｆ２との双方を跨ぐ曲線Ｌにて切断する。 - 特許庁

The image processing part 13 samples a thin strip-shaped first and second parallax images from first and second lines on each frame of the image data, and samples a thin strip-shaped direct view image from a middle of the both lines.例文帳に追加

画像処理部１３は、画像データの各コマ上の第１および第２ラインから短冊形の第１および第２視差画像をサンプリングし、両ラインの中間から短冊形の直視画像をサンプリングする。 - 特許庁

A breaking band 17 formed by a pair of longitudinal breaking lines 15, 16 is formed on the second lid strip 14, on which lateral breaking lines 18, 19 are also formed along the boundary between the second lid strip 14 and the top board 6 except the part overlapping the breaking band 17.例文帳に追加

一方の第２蓋片１４に、一対の縦破断線１５，１６からなる破断帯１７と、破断帯１７を除く第２蓋片１４と天板６との境界に沿って横破断線１８，１９とを設ける。 - 特許庁

The mixer 1 is provided with first and second slot lines 2 and 3, a third line 4 and a FET 5, and the first and the second slot lines 2 and 3, and the third line 4 are subjected to pattern formation on the surface of the substrate 10.例文帳に追加

ミキサ１は第１及び第２のスロット線路２，３と第３の線路４とＦＥＴ５とを備え、第１及び第２のスロット線路２，３と第３の線路４とは、基板１０の表面にパターン形成されている。 - 特許庁

The first sealing part 14 and the second sealing part 16 positioned on perpendicular lines of the first and second substantial triangles act as a tearing seal opening guide and each of the corners of the tetrahedron of the package 10 is provided with corner sealing lines 20a, 20b, 26a and 26b, respectively.例文帳に追加

第一，第二概略三角形の垂線上に位置する第１，第２封止部１４，１６は、引き裂き用の開封ガイドであり、包装体１０の四面体の各隅部に隅取り用シール線２０ａ，２０ｂ，２６ａ，２６ｂを設けた。 - 特許庁

This by-pass switch comprises a first switch unit 4 arranged between main lines 6, and a second switch unit 6 and third switch unit 8 for connecting and disconnecting a voltage regulator to and from main lines 5.例文帳に追加

本線５間に配設された第１開閉器ユニット４と、電圧調整器を本線５に入、切する第２開閉器ユニット６及び第３開閉器ユニット８とを有する。 - 特許庁

The active matrix substrate has a substrate and first and second CS (chip select) trunk lines mounted on the substrate in such a way that the lines adjoin at intervals.例文帳に追加

アクティブマトリクス基板は、基板と、基板上において、互いに間隔を開け、かつ、隣接するように設けられた第１のＣＳ幹ラインおよび第２のＣＳ幹ラインを有する。 - 特許庁

Drain bit lines BL0 to BL13 and source lines SL0, SL1 are parallel each other substantially, and extend to a second direction intersecting perpendicularly to the first direction.例文帳に追加

ドレイン・ビット・ラインＢＬ０〜ＢＬ１３およびソース・ラインＳＬ０，ＳＬ１は、互いに実質的に平行であり、第１方向に対して直交である第２方向に延在する。 - 特許庁

The nonvolatile semiconductor memory is provided with a plurality of cell transistors CT11, CT12,..., a plurality of transistors for selection ST1, ST2,..., row lines, column lines, a first decoder 37 and a second decoder 39.例文帳に追加

不揮発性半導体記憶装置は、複数のセルトランジスタＣＴ11，ＣＴ12，…、選択用トランジスタＳＴ1 ，ＳＴ2 ，…、行線、列線、第１のデコーダ37及び第２のデコーダ37を備えている。 - 特許庁

Voltage application means applies predetermined voltage to the memory cells through the first wiring lines and the second wiring lines when the data are written and formed with respect to the memory cells.例文帳に追加

電圧印加手段は、メモリセルに対するデータの書き込み又はフォーミング時に、第１の配線及び第２の配線を介してメモリセルに所定の電圧を印加する。 - 特許庁

To output detail lines of a second document format while inserting between detail lines of first document format upon occurrence of specified conditions.例文帳に追加

特定の条件が発生した場合に、第１帳票フォーマットの明細行の間に第２帳票フォーマットの明細行を割り込ませて出力できるようにする。 - 特許庁

In general, the first sequence of voltage pulses is applied to word lines far away from the string select line (SSL), and the second sequence of voltage pulses is applied to word lines that are close to the SSL.例文帳に追加

一般的に第１電圧パルスシーケンスはＳＳＬから遠く離れているワードラインに印加され、第２電圧パルスシーケンスはＳＳＬに近接しているワードラインに印加される。 - 特許庁

A multiplexer 13 selects a first sense line YLs and a second sense line YLs from among Y lines YL1 to YLn extended to cross the X lines XL1 to XLm.例文帳に追加

マルチプレクサ１３は、ＸラインＸＬ１〜ＸＬｍと交差するように延びたＹラインＹＬ１〜ＹＬｎの中から、第１のセンスラインＹＬｓと第２のセンスラインＹＬｓを選択する。 - 特許庁

The plurality of first word lines WLA0-WLAn and the plurality of second word lines WLB0-WLBn are alternately arranged in a plane layout.例文帳に追加

複数の第１のワード線ＷＬＡ０〜ＷＬＡｎの各々と複数の第２のワード線ＷＬＢ０〜ＷＬＢｎの各々とが平面レイアウトにおいて交互に配置されている。 - 特許庁

The memory cells 1 are formed at positions on the first signal lines 2 where the first and the second signal lines intersect with each other, and have spontaneous magnetization which reverses magnetization direction according to memorized data.例文帳に追加

メモリセル１は、第１信号線２上の第２信号線３と交差する位置に設けられ、記憶されるデータに応じて磁化方向が反転する自発磁化を有する。 - 特許庁

The electronic parts P fed in the inlet region are fed along guide grooves of respective lines in plural lines by transportable vibration of a second vibration generating device 25.例文帳に追加

入口領域に送り出された電子部品Ｐは、第２振動発生装置２５の輸送性の振動作用により、各列の案内溝に沿って複数列にて送り出される。 - 特許庁

The column also includes a non-volatile memory cell having current carrying terminals coupled to the first and second signal lines and a control terminal coupled to one of the plurality of word-lines.例文帳に追加

その列は、第1および第2の信号線に結合される導電端子と、複数のワード線のうちの1つに結合される制御端子とを有する不揮発性メモリセルも備える。 - 特許庁

A sensor amplifier circuit of a flash memory device comprises the first and the second pre-charge sections 200, 300 pre-charging data lines (or bit lines connected electrically to the data line).例文帳に追加

フラッシュメモリ装置の感知増幅回路は、データライン（又はデータラインに電気的に連結されたビットライン）をプリチャージする第１及び第２プリチャージ部２００，３００を含む。 - 特許庁

The plate line control circuit preferably supplies a first or second voltage to a predetermined plate line of the plurality of plate lines, and brings the other plate lines into high impedance.例文帳に追加

プレート線制御回路は、複数のプレート線のうちの所定のプレート線に第１の電圧または第２の電圧を供給し、他のプレート線をハイインピーダンスすることが好ましい。 - 特許庁

The light sources 2L, 2R are provided with light shielding stripes 21, 22 which form first cutoff lines C1, C1L, C1R and second cutoff lines C2, C2L, C2R.例文帳に追加

また、光源２Ｌ、２Ｒには、第１カットオフラインＣ１、Ｃ１Ｌ、Ｃ１Ｒおよび第２カットオフラインＣ２、Ｃ２Ｌ、Ｃ２Ｒを形成する遮光ストライプ２１、２２が設けられている。 - 特許庁

Further, the plurality of sub-master control units are connected to the plurality of slave control units by second signal lines higher in data transfer timing accuracy than the first signal lines.例文帳に追加

さらに、複数のサブマスタ制御部と、複数のスレーブ制御部との間は、第１信号線よりもデータ転送のタイミング精度が高い第２信号線によって接続される。 - 特許庁

Odd-numbered lines in an odd field of an original image signal are defined as a first field of an image signal of reduced scale, and even-numbered lines are defined as a second field.例文帳に追加

原画像信号の奇数フィールドの奇数番目のラインを縮小画像信号の第１のフィールドとし、偶数番目のラインを縮小画像信号の第２のフィールドとする。 - 特許庁

Even when any magnification factor is set, the number of output lines of a second reduction section 10 is always matched with the number of lines specified for a JPEG coder 13.例文帳に追加

いかなる変倍率が設定されても、第２縮小部１０の出力ライン数をＪＰＥＧ符号化器１３に規定されているライン数に常に一致させることができる。 - 特許庁

A plurality of first ESD preventing units connect the gate shorting line to the gate lines and a plurality of second ESD preventing units connect the data shorting line to the data lines.例文帳に追加

複数の第１のＥＳＤ防止ユニットがゲート短絡ラインをゲート・ラインに接続し、複数の第２のＥＳＤ防止ユニットがデータ短絡ラインをデータ・ラインに接続している。 - 特許庁

Each of the second wiring line 26 is cut into two which in turn are connected by a plurality of third wiring lines 27 having nearly the same width as the first wiring lines 25.例文帳に追加

第２配線２６は、半導体チップ１０近傍で分断され、且つ第１配線２５の線幅と略同一幅の複数の第３配線２７で接続される。 - 特許庁

The plurality of memory cells 10, ... are connected together in series as alternately contacted to the bit lines BL1, ... and control lines CL1, .... First gate electrodes GL1, ... and second gate electrodes GR1, ... of the memory cells 10, ... are formed in band in the direction orthogonal to the channel.例文帳に追加

メモリセル１０，・・・における第１ゲート電極ＧＬ１，・・・及び第２ゲート電極ＧＲ１，・・・がチャネルに対して直交する方向に帯状に形成されている。 - 特許庁