「serial bit」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Arithmetic processing is carried out between the entries and the ALUs in a bit serial mode in parallel to the respective entries.例文帳に追加

エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。 - 特許庁

The arithmetic processing is executed between the entries and the ALUs in bit serial fashion in parallel.例文帳に追加

エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。 - 特許庁

To provide a processor whose high speed operation is possible by using a bit serial type SIMD machine.例文帳に追加

ビットシリアル型ＳＩＭＤマシンを用いつつ高速処理を可能としたプロセッサを提供すること。 - 特許庁

A 2-multiplex circuit 19 skips idle bits or a parity bit to multiplex the parallel data into serial data.例文帳に追加

２多重回路１９は、空きビット又はパリティーをスキップして、並列データをシリアルデータに多重する。 - 特許庁

To provide a cable compensation method for serial digital video signals that decreases the effect of noise disturbance by attenuating an unnecessary high frequency component even when a bit rate of a serial digital video signal is low.例文帳に追加

映像信号のケーブル補償において、不要な高域成分を減衰させて、低ビットレートで使用しても雑音妨害の影響を少なくする - 特許庁

At a serial data series selecting part 114, the low-brightness bit set serial data series is controlled so as not to be transmitted in wireless manner, as required.例文帳に追加

そして、シリアルデータ系列選択部１１４で、必要に応じて、低輝度ビット組シリアルデータ系列の無線送信が行われないように制御される。 - 特許庁

A semiconductor memory device using a N (N: natural number ≥2) bit prefetch scheme is provided with a serial/parallel converter, parallel/ serial converter, and a column decoder.例文帳に追加

Ｎ（Ｎは２以上の自然数）ビットプリフェッチ方式を使用する半導体メモリ装置は、直列／並列変換器、並列／直列変換器及びカラムデコーダを具備する。 - 特許庁

The complexity of the data serial interface may be minimized by using a single data bit signal line in the data serial interface.例文帳に追加

そのデータ・シリアル・インターフェースにおいて単一のデータ・ビット信号線を利用することによって、そのデータ・シリアル・インターフェースの複雑さは、最小限に抑えられる。 - 特許庁

A bit rate detection means 1 detects a bit rate of a serial digital video signal received from a terminal A through a transmission cable and provides an output of a switching signal C corresponding to the bit rate.例文帳に追加

ビットレート検出手段１は、伝送ケ—ブルを通して端子Ａから入力されたシリアルデジタル映像信号のビットレートを検出しビットレートに対応する切替信号Ｃを出力する。 - 特許庁

A parallel-serial conversion circuit 112 reads a 8-bit parallel data out of a memory 100 according to the delay parallel data clock (DP_CLK), and converts it into a serial data according to the serial data clock (S_CLK).例文帳に追加

並直列変換回路１１２は、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）に応じて８ビットの並列データをメモリ１００から読出し、直列データ・クロック（Ｓ＿ＣＬＫ）に従って直列データに変換する。 - 特許庁

The embroidery chip has bit patterns of binary codes of a common code and a serial- number code by embroidery.例文帳に追加

刺繍チップ１には共通コードと連番コードのバイナリーコードのビットパターンを刺繍により形成する。 - 特許庁

A reception data inverting means 5 inverts the reception serial data B1 depending on the inverting information bit C.例文帳に追加

受信データ反転手段５は、反転情報ビットＣに応じて、受信シリアルデータＢ１を反転する。 - 特許庁

OPTICAL SWITCH, OPTICAL SERIAL-PARALLEL CONVERTER, PARALLEL BIT DELAY VARIABLE/WAVELENGTH CONVERSION CIRCUIT, AND OPTICAL TIME SWITCH例文帳に追加

光スイッチ、光シリアル−パラレル変換器、並列ビット遅延可変・波長変換回路及び光時間スイッチ - 特許庁

Data of the 0th bit to the third bit are inputted and outputted in this order and in serial through an input/output interface circuit 5-1 between the outside and this device.例文帳に追加

外部との間では０ビット目〜３ビット目のデータが入出力インタフェース回路５−１を介してこの順にシリアルに入出力される。 - 特許庁

A data converter 27 is accessible in a bit parallel word serial format from a data bus 26 side, and is constituted of a plurality of basic data converters accessible in the bit serial word parallel format from an internal bus 25 side.例文帳に追加

データ変換器２７は、データバス２６側からビットパラレル・ワードシリアル形式でアクセス可能であり、内部バス２５側からビットシリアル・ワードパラレル形式でアクセス可能な複数面の基本データ変換器によって構成される。 - 特許庁

A 1st bit of the serial data is outputted to an output 'Q' of a flip-flop 24 and a 2nd bit of the serial data is outputted to an output 'Q' of the flip-flop 24 in clock timing of the dynamic clock S21 received by the flip-flop 24.例文帳に追加

フリップフロップ２４に入力される動作クロックＳ２１のクロックタイミングでフリップフロップ２４の出力「Ｑ」にシリアルデータの１ビット目、フリップフロップ２４の出力「Ｑ」にシリアルデータの２ビット目が出力される。 - 特許庁

The mask shape of the visual field masking is stored in a serial EEPROM 121 as a bit pattern and mask formation means 11, 12 and 122 for reading the bit pattern from the serial EEPROM 121 and performing the visual field masking to the video signals on the basis of the bit pattern are provided.例文帳に追加

視野マスクのマスク形状をビットパターンとしてシリアルＥＥＰＲＯＭ１２１に格納すると共に、シリアルＥＥＰＲＯＭ１２１からビットパターンを読み出してそのビットパターンに基づいて映像信号に視野マスクを施すマスク形成手段１１，１２，１２２を設けた。 - 特許庁

To provide a phase adjustment circuit and a phase adjusting method which convert a serial input signal into an X.n-bit parallel signal and can subsequently perform phase adjustment in the phase adjustment circuit performing phase adjustment of an n-bit (bit) unit.例文帳に追加

本発明は、ｎビット（bit ）単位の位相調整を行う位相調整回路において、シリアル入力信号をＸ・ｎビットのパラレル信号に変換後に位相調整可能な位相調整回路およびその位相調整方法に関する。 - 特許庁

To provide a photonic crystal optical bit memory which captures serial data into resonators one bit-by-one bit, converts the serial data into parallel data without using wavelength conversion, and reads the data captured into the resonators as a pulse train, and to provide a photonic crystal optical bit memory array.例文帳に追加

本発明の目的は、波長変換を介さず、シリアルデータを１ビット毎に共振器に取り込み、シリアルデータをパラレルデータに変換し、共振器に取り込まれたデータをパルス列として読み出すことも可能にするフォトニック結晶光ビットメモリおよびフォトニック結晶光ビットメモリアレイを提供することを目的とする。 - 特許庁

To perform serial communication at a bit rate close to a desired one irrespective of frequencies of clocks for operation.例文帳に追加

動作用クロックの周波数にかかわらず、所要のビットレートに近いビットレートでシリアル通信を行えるようにする。 - 特許庁

A data demodulation part 34 sequentially reads the serial data 24 by bit in synchronization with the demodulation clock signal 36.例文帳に追加

データ復調部３４は、復調用クロック信号３６に同期してシリアルデータ２４を１ビットずつ順次読込む。 - 特許庁

To provide a method and device for performing the configuration of both a PLD array and an embedded logic from a single serial bit stream.例文帳に追加

ＰＬＤコアのコンフィグレーションに加えて、埋め込みロジック・デバイスのセット・アップを行うための方法を提供する。 - 特許庁

The 1:4 transceiver 60 converts serial data into parallel in a 4-bit width and outputs the parallel data to the variable converters 71-74.例文帳に追加

１：４トランシーバ６０は、シリアルデータを４ビット幅のパラレルデータ化し、可変コンバータ７１〜７４へ出力する。 - 特許庁

To provide a method to capture serial data without loss of a single bit while command interpretation is being performed in a command decoder at high frequency in a serial input data processing apparatus.例文帳に追加

直列入力データ処理装置は、コマンド解釈をコマンドデコーダで高周波数にて行いながら、1ビットの損失もなく直列データを取り込む方法を提供する。 - 特許庁

A parallel/serial converter 14 reads only bits from which a deletion bit designated by a deletion pattern is removed among latched data by the latch circuit 13, makes them serial and transmits them.例文帳に追加

パラレル／シリアル変換器１４は、ラッチ回路１３のラッチしたデータのうち、消去パターンで指定された消去ビットを除いたビットだけを読み出してシリアル化し送出する。 - 特許庁

An original point data 23 out of the data held in the serial/parallel conversion part 5 is held in a register 21 with an original point passing bit 24 indicating the original point passing of a serial encoder.例文帳に追加

シリアル／パラレル変換部５に保持されたデータのうちの原点位置データ２３はシリアルエンコーダの原点通過を示す原点通過ビット２４でレジスタ２１に保持される。 - 特許庁

To provide a parallel-serial conversion circuit capable of transmitting serial data without the need for a transmission path for a bit delimiter signal with low power consumption while preventing the circuit scale from being increased.例文帳に追加

回路規模の増大を防ぎ、低消費電力で、ビット区切り信号の伝送経路を設けずにシリアルデータを伝送可能なパラレル・シリアル変換回路を提供する。 - 特許庁

A parallel/serial interface circuit 3 is provided with a transmission side interface function to serial data and an ECC check bit generation function, generates the ECC check bit of an address, data and a command every time 1 byte is transferred, adds the ECC check bit corresponding to each byte after the transfer of 1 byte and outputs it to a parallel/serial conversion circuit 4.例文帳に追加

パラレル・シリアルインタフェース回路３は、シリアルデータへの送信側インタフェース機能と、ＥＣＣチェックビット生成機能とを有し、１ｂｙｔｅ転送する毎にアドレス、データおよびコマンドのＥＣＣチェックビットを生成し、各々１ｂｙｔｅ転送後、各ｂｙｔｅに対応したＥＣＣチェックビットを付加してパラレル・シリアル変換回路４に出力する。 - 特許庁

To provide a method of releasing saving in a reliable handsfree device by carrying out the bit position correction of the serial signal of resetting conditions from a saving state, without influencing by a bit receiving loss by permitting the bit loss of the serial signal generated by a start timing deviation at the time of resetting.例文帳に追加

セービング状態からの復帰条件のシリアル信号をビット位置補正し、復帰時の立上がりタイミングずれにより生じるシリアル信号のビット損失を許容することでビット受信損失の影響を受けることが無い信頼性の高いハンズフリー機器におけるセービング解除方法を提供する。 - 特許庁

This semiconductor device has a target circuit 14, a subtarget circuit 15 having the same circuit configuration as the target circuit 14 and a dummy bit string generation circuit 11 generating a bit string of a dummy serial input signal inputted to the subtarget circuit 15 on the basis of a bit string of a serial input signal of the target circuit 14.例文帳に追加

ターゲット回路１４、ターゲット回路１４と同じ回路構成を持つサブターゲット回路１５、及び、ターゲット回路１４のシリアル入力信号のビット列に基づいてサブターゲット回路１５に入力するダミーシリアル入力信号のビット列を生成するダミービット列生成回路１１を備える。 - 特許庁

A parallel-to-serial conversion circuit 37 to the output circuit 28A_1 converts image data PD into serial image data SD in 2-bit width synchronously with a clock BCLK (frequency: 54 MHz) from a bit clock generating circuit 35 and provides an output.例文帳に追加

出力回路２８Ａ_1では、並直列変換回路３７は、ビット・クロック生成回路３５からのクロックＢＣＬＫ（周波数：５４ＭＨｚ）と同期して画像データＰＤを２ビット幅の画像データＳＤに直列に変換して出力する。 - 特許庁

A bit data outputting part 70 outputs bit data obtained at timing of a clock having a prescribed phase relation to the transition edge of the serial data of the number of significant bits.例文帳に追加

ビットデータ出力部７０は、有効ビット数の、シリアルデータの遷移エッジと所定の位相関係を有するクロックのタイミングで取り込まれたビットデータを出力する。 - 特許庁

The parallel time code data converted by the serial- parallel conversion circuit and succeeding the leading time data bit detected by the leading time data bit detection circuit is held by a data latch.例文帳に追加

データラッチでは、先端時刻データビット検出回路で検出した先端時刻データビット以降で、シリアル・パラレル変換回路で変換されたパラレルの時刻コードデータを保持する。 - 特許庁

When the transmitter receives the serial signal transmitted from the receiver, the transmitter stores the received serial signal, and outputs a remote control signal corresponding to a binary signal in a one-bit unit of the stored serial signal in a predetermined period.例文帳に追加

送信装置は、受信装置から送信されたシリアル信号を受信すると、受信したシリアル信号を記憶し、記憶したシリアル信号を予め定められた周期で１ビット単位で２値信号におうじたリモコン信号を出力する。 - 特許庁

A print data transferred from a host computer is divided into 64 bit serial data and transferred to a thermal head 43.例文帳に追加

ホストコンピュータから転送されてくる印刷データは、６４ビットのシリアルデータに分割されてサーマルヘッド４３に転送される。 - 特許庁

A phase detecting part 74 uses n-bit data B1 to B4 to detect the phase of a transition edge of the serial data D2.例文帳に追加

位相検出部７４は、ｎ個のビットデータＢ１〜Ｂ４を利用して、シリアルデータＤ２の遷移エッジの位相を検出する。 - 特許庁

Individual bytes of serial bits of a pre-defined sequence are latched and bit streams are temporarily stored together with multiple clocks.例文帳に追加

定義済みシーケンスによる直列ビットの個々のバイトがラッチされ、ビットストリームが複数クロックと共に一時格納される。 - 特許庁

A bit format converter 22 converts raw video data into a serial digital format or analog format suitable for the input of a picture monitor.例文帳に追加

ビデオ・フォーマット変換器２２は、生ビデオ・データをピクチャ・モニタの入力に適するシリアル・デジタル又はアナログに変換する。 - 特許庁

A high-speed interface circuit 10 converts received serial data 100 into parallel data 102 and generates a parity bit 104 of the parallel data 102.例文帳に追加

高速インタフェース回路10では、受信シリアルデータ100 をパラレルデータ102 に変換し、そのパラレルデータ102 のパリティビット104 を生成する。 - 特許庁

Flow control in bit-serial data transmission such as RS-232 can use either hardware or software handshaking. 例文帳に追加

RS-232などのビットシリアルデータ伝送におけるフロー制御は,ハードウェアハンドシェークまたはソフトウェアハンドシェークのいずれかを使うことができる． - コンピューター用語辞典

A start/stop bit detecting circuit 3 detects the bit position right after character data t3 as a stop bit t2 and outputs it to a serial-parallel converting circuit 4 successively to the character data t3 when the data are '0'.例文帳に追加

スタート／ストップビット検出回路３は、ストップビットｔ２として、キャラクタデータｔ３直後のビット位置を検出し、そのデータが“０”である場合には、キャラクタデータｔ３に続けてシリアル／パラレル変換回路４に出力する。 - 特許庁

To prevent a malfunction on comparison action in upper bit/lower bit conversion and to reduce the current consumption without additionally installing a comparator with high accuracy for a lower bit in a serial-parallel A/D converter.例文帳に追加

直並列型Ａ／Ｄ変換器において、高精度な下位ビット用の比較器を増設することなく、上位ビツトと下位ビツト変換における比較動作上の誤動作を防止し、消費電流を低減すること。 - 特許庁

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁

The interface circuit 103 determines the transmitting format of serial data of the CPU 101 based on the state of a predetermined bit of the serial data by a mode selection part 201 or the like.例文帳に追加

インターフェイス回路１０３は、モード選択部２０１などによって、シリアルデータのうち所定のビットの状態に基づいて、ＣＰＵ１０１のシリアルデータの送信フォーマットを判別する。 - 特許庁

The detected signal from the detection circuit 43, which is treated as a bit signal of parallel signals, is converted into a serial signal by a parallel-serial conversion circuit 50 and is supplied to the microcomputer 70.例文帳に追加

検出回路４３からの検出信号をパラレル信号の１つのビット信号として、パラレル−シリアル変換回路５０でシリアル信号に変換し、マイコン７０に供給する。 - 特許庁