「simulation clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a highly-precise logical simulation device and to reduce a verification period in logical simulation by taking into consideration the simulation execution sequence of sequence circuits whose output signal is a clock signal.例文帳に追加

論理シミュレーションにおいて順序回路の出力信号がクロックである順序回路のシミュレーション実行順序を考慮することによる高精度論理シミュレーション装置の提供と検証期間削減を実現する。 - 特許庁

If the first and second simulation results are matched, the target module is subjected to clock gating.例文帳に追加

そして、第１および第２のシミュレーション結果が一致する場合に、クロック・ゲーティングの適用対象に決定する。 - 特許庁

To provide a simulation method for a PLL(phase-locked loop) circuit which permits simulation by accurately deciding the frequency of a feedback clock signal even when the frequency of an output clock signal is varied (multiplied or divided) upon occasion.例文帳に追加

出力クロック信号の周波数が場合に応じて変更（逓倍ないし分周）せしめられる場合であっても、帰還クロック信号の周波数を的確に判定してシミュレーションが行えるＰＬＬ回路のシミュレーション方法を提供する。 - 特許庁

Therefore, since simulation can be performed in a form approximate to the case that the CPU board 40 and the simulation model 31 inside a PC 30 operate at the same clock frequency, the co-simulation well adapted for the actual LSI or the like is possible.例文帳に追加

そのため、ＣＰＵボード４０と、ＰＣ３０内のシミュレーションモデル３１とが、同一クロック周波数で動作する場合に近い形でシミュレーションができるので、実際のＬＳＩ等に適応したコ・シミュレーションが可能である。 - 特許庁

A simulated asynchronous sequence is synchronized by extracting a state at each clock period to generate a simulation synchronous sequence.例文帳に追加

シミュレートされる非同期シーケンスはシミュレーション同期シーケンスの生成の為に各クロック周期にて状態を引き出し同期される。 - 特許庁

According to the input information, the top-level description generation device 9 automatically generates a description for clock base simulation.例文帳に追加

さらに、トップレベル記述生成装置９は、入力された情報に基づいてクロックベースシミュレーション用の記述を自動生成する。 - 特許庁

To provide a test facility system, with which all applications can be operated at arbitrary simulation time without changing a system clock.例文帳に追加

システムクロックを変更することなく、任意のシミュレーション時刻で全てのアプリケーションを動作可能な試験設備システムを提供する。 - 特許庁

To suppress the occurrence of clock skew at the time of logic simulation concerning the logic circuit of gated clock design.例文帳に追加

ゲーテッドクロック設計された論理回路についての論理シミュレーション時におけるクロックスキューの発生を抑制する論理シミュレーション用ディレイ情報を生成する生成装置及び生成方法を提供する。 - 特許庁

An edge timing of the clock and an effective signal value of the signal input/output to/from the clock synchronization circuit at this timing are calculated using the second discrete model to execute the simulation.例文帳に追加

そして、クロックのエッジタイミングおよびこのタイミングでのクロック同期回路に入出力される信号の実効的信号値が、第２離散モデルを用いて計算され、シミュレーションが実行される。 - 特許庁

A clock frequency is automatically adjusted by a clock controller 50 inside a CPU board 40 having a CPU 41 so as to follow speed of a simulation model 31 that is a logic model having a slow operation frequency (the clock frequency).例文帳に追加

動作周波数（クロック周波数）の遅い論理モデルであるシミュレーションモデル３１の速度に追随するように、ＣＰＵ４１を有するＣＰＵボード４０内のクロックコントローラ５０によって自動的にクロック周波数を調整するようにしている。 - 特許庁

In a combination circuit 11 which is operated by being synchronized with a system clock, for example, the test circuit which makes a state machine as a verification target, in its test mode, the system clock is supplied only in its active period as the clock in a flip-flop circuit 12 which holds a simulation execution result through a clock enabler 132 to become active by a fact that a clock enable signal is set.例文帳に追加

システムクロックに同期して動作する組合せ回路１１、例えばステートマシンを検証対象とするテスト回路において、そのテストモード時には、シミュレーション実行結果を保持するフリップフロップ１２にはそのクロックとして、クロックイネーブル信号がセットされることでアクティブとなるクロックイネーブラ１３２を通してそのアクティブ期間においてのみシステムクロックを供給するようにする。 - 特許庁

To reduce the decrease in simulation speed by providing a clock generating circuit which generates a clock that a device to be simulated requires by adjusting the number of pulses in a specified fixed time.例文帳に追加

論理回路で必要とするクロックを、それらの周波数の最小公倍数である高速の原振周波数より、かなり低い周波数のクロックから生成することによって、シミュレーション速度の低下を低減させる。 - 特許庁

To easily increase simulation speed by employing cycle simulation means for simulating functional modules constituting LSI on a plurality of clock signal cycles and means for temporarily simulating functional modules with assumed inputs thereto before actual execution, and using temporary execution results later for high speed actual simulation.例文帳に追加

同期回路のシミュレーション高速化には、サイクルベース方式が有効であるが、大規模なシステムＬＳＩのシミュレーションでは、システムＬＳＩの１チップシミュレーションでは、すべての機能モジュールが均等に動作することは少なく、特定の機能モジュールのみが活発に動作し、他のモジュールはほとんど動作しない場合が多い。 - 特許庁

A system simulation device for simulating LSI device operations comprises the cycle simulation means for simulating functional modules constituting LSI on clock signal cycles, and the simulation means for simulating functions of functional modules constituting the LSI if the functional modules satisfy driving conditions.例文帳に追加

ＬＳＩを構成する機能モジュールを複数クロック信号サイクルでシミュレーションするサイクルシミュレーション手段と機能モジュールへの入力を仮定して、実行される前に仮シミュレーションする手段を備え、仮実行された結果を後ほど用いることで、実シミュレーションを高速に行うことで、容易にシミュレーション速度を向上させる。 - 特許庁

To provide a simulation device capable of making simulation time shorter than the time required for conventional cycle-based simulations when a system including a first and a second circuit block operating on the basis of periodic clock input is simulated.例文帳に追加

周期的なクロック入力に基づいてそれぞれ動作する第１回路ブロックと第２回路ブロックとを含むシステムをシミュレーションする場合に、従来のサイクルベースシミュレーションよりシミュレーション実行時間を短縮することができるシミュレーション装置を提供する。 - 特許庁

A first simulation result of the circuit is then matched against a second simulation result of the circuit with a control circuit inserted to stop clock supply to the target module for the predetermined period.例文帳に追加

このあと、設計対象回路の第１のシミュレーション結果と、対象モジュールへのクロックの供給を特定された期間継続して停止する制御回路が挿入された設計対象回路の第２のシミュレーション結果との一致判定をおこなう。 - 特許庁

This simulation method is constituted by providing a first process to replace clock frequency of a pattern for logical verification with the lowest motion frequency to establish logic of a dynamic path.例文帳に追加

論理検証用パタンのクロック周波数を、ダイナミックパスの論理が成立するための最低動作周波数に置き換える第一の手順を有することによる。 - 特許庁

The decided input signal and output signal are applied to a simulation model 26 of a central processing system, and the condition of the central processing unit 21 at each clock cycle is decided.例文帳に追加

その入力信号、出力信号を、中央処理システムのシミュレーションモデル（２６）に印加し、それぞれのクロックサイクルにおける中央処理ユニット２１の状態を決定する。 - 特許庁

The logical simulation device according to this invention comprises a selection means 2 for selecting from sequence circuits only those sequence circuits whose output is a clock signal, a preceding means 3 for preprocessing logical simulation of the sequence circuits selected by the selection means 2, and a continuation means 4 for executing the logical simulation of other sequence circuit configurations.例文帳に追加

本発明の論理シミュレーション装置は、順序回路のうち順序回路の出力がクロックである順序回路を選別する選別手段２と、選別手段２より選別された順序回路の論理シミュレーションを先行する先行手段３と、他の順序回路構成の論理シミュレーションを行う続行手段４とを備える。 - 特許庁

To provide a simulation device for verifying a clock-synchronized logic circuit including an N cycle multi-cycle path by a simple method in the initial stage of circuit design.例文帳に追加

Ｎサイクルのマルチサイクルパスを含んだクロック同期の論理回路の検証を、回路設計初期段階で簡単な方法で実施することができるシミュレーション装置を提供することを課題とする。 - 特許庁

The circuit operation around the edge of fetching a clock can be accurately simulated in an analogue manner, thereby a high accurate simulation can be executed in a short period by minimizing the calculation amount.例文帳に追加

クロックの取り込みエッジ付近での回路動作をアナログ的に正確にシミュレーションできるため、高い精度のシミュレーションを計算量を最小限にして短時間で実行できる。 - 特許庁

In a logic simulation stage by a simulator 33 for an RTL 31 into which the control task is inserted, the clock/delay control part 40 is linked with the simulator 33, and a modulation clock or a delay signal is inserted into the control task of the RTL 31.例文帳に追加

制御タスクが挿入されたＲＴＬ３１についてのシミュレータ３３による論理シミュレーション段階においては、シミュレータ３３にクロック・遅延制御部４０を連携させ、ＲＴＬ３１の制御タスクに対し変調クロックや遅延信号を挿入する。 - 特許庁

To solve the following problem of hold time verification between registers: variation of a clock delay time is set as a design margin from a statistical delay error of simulation and an actual device, and clock delay becomes large to increase the design margin or design man-hours, and a chip size.例文帳に追加

レジスタ間のホールドタイム検証において、クロック遅延時間のばらつきをシミュレーションと実デバイスとの統計的な遅延誤差から設計マージンとして設定しているが、クロック遅延が大きくなり、設計マージンや設計工数及びチップサイズが増大するのを解決する。 - 特許庁

Thus, it is possible to maintain correlation between the divided circuit characteristic distributions, and to use it for clock skew distribution calculation or the like, and to reduce the circuit scale of the circuit simulation object.例文帳に追加

これにより、分割された回路特性分布同士の間に相関関係を維持できる上に、クロックスキュー分布計算等に用いることができると共に、回路シミュレーション対象の回路規模を小さくすることができる。 - 特許庁

Operation rate data calculated by logical simulation with respect to a first net list are diverted based on the corresponding relation of the gated clock buffers of first and second net lists, and the power consumption of the finely corrected second net list is calculated from the operation rate data.例文帳に追加

第１のネットリストに対して論理シミュレーションにより求めた動作率データを，第１，第２のネットリストのゲーティッドクロックバッファの対応関係に基づいて流用し，その動作率データから微修正された第２のネットリストの消費電力を算出する。 - 特許庁

In the simulation, a given time Δt is divided by N in which (leak rate of main buffer/system clock frequency)×N (N: integer) is an integer, and the remainder R is carried over to a next operation, so that a present leak data amount of a main buffer is integer-calculated based on the quotient composed of an integer.例文帳に追加

シミュレーションでは、（メインバッファのリークレート／システムクロック周波数）×Ｎ（Ｎは整数）が整数となるＮで、所定時間Δｔを除算した余りＲを次回の演算に持ちこすことで、整数からなる商に基づき現在のメインバッファのリークデータ量を整数演算する。 - 特許庁

To provide a method of forming the macro-block library for logical simulation capable of setting a proper delay time not including the excess margin, to a macro-block wherein a clock control circuit is inserted between a macro-clock input terminal and a synchronizing output circuit, and to provide a layout designing method capable of easily eliminating the timing error, and remarkably shortening a time for designing.例文帳に追加

マクロクロック入力端子と同期化出力回路との間にクロック制御回路が挿入されているマクロブロックに対して、過剰なマージンを含まず適切な遅延時間を設定することが可能な論理シミュレーション用マクロブロックライブラリの作成方法と、このライブラリを用いて、タイミングエラーを容易に解消し設計期間を大幅に短縮することが可能なレイアウト設計方法とを提供する。 - 特許庁

In simulation of the system A, one count is increased whenever a reference clock A as a reference of operation starts, a counter is used where two counts are increased whenever the output level of an A-B signal to be transferred between the systems A and B changes, and the change of the counter is stored.例文帳に追加

複合システムは、システムＡ，Ｂからなり、そのシステムＡのシミュレーションにおいて、動作の基準となる基準クロックＡの立ち上がり毎に１回カウントアップすると共に、システムＡ，Ｂ間でやりとりされることとなるＡ−Ｂ信号の出力レベルが変化する毎に２回カウントアップするカウンタを用い、そのカウンタの変化を記憶する。 - 特許庁

The simulation processing part performs the count processing of a count value based on a gradation clock, and inputs the data of a PWM data signal from the display driver model to a display panel model, and specifies the changing point of the PWM data signal, and acquires the count value corresponding to the specified changing point, and obtains the gradation data of the PWM data signal based on the acquired count value.例文帳に追加

シミュレーション処理部は、階調クロックに基づきカウント値のカウント処理を行い、表示ドライバモデルからのＰＷＭデータ信号のデータを表示パネルモデルに入力し、ＰＷＭデータ信号の変化点を特定し、特定された変化点に対応するカウント値を取得し、取得されたカウント値に基づいて、ＰＷＭデータ信号の階調データを求める。 - 特許庁