第１制御チップは、通常は、バスを用いる権限を制御するが、第２制御チップは、バスを用いるより高い優先順位を有する。例文帳に追加

The first control chip normally controls a right to use the bus and the second control chip is provided with the higher priority of using the bus. - 特許庁

バス制御部４０は、データバス１３の使用状況を監視し、データ転送の優先度に応じて、データバス１３の使用権を制御する。例文帳に追加

A bus controller 40 monitors the using state of the data bus 13 and controls the using right of the data bus 13 according to the priority order of data transfer. - 特許庁

バス権制御装置（８）は、データ処理装置（１，２）によるバス権要求に対してコマンドバス（５）のバス権調停を行なってデータ処理装置にコマンドバスのバス権を承認し、コマンドバスに出力されたアクセス制御情報による指示に共有資源（４）が応答可能なタイミングでデータ処理装置にデータバス（６）のバス権承認信号を出力する。例文帳に追加

A bus right controller 8 arbitrates the bus right of a command bus 5 about a bus right request by the data processors 1 and 2 to approve the bus right of the command bus for the data processors, and outputs a bus right approval signal of a data bus to the data processors at timing when a shared resource 4 can respond to an instruction due to access control information outputted to the command bus. - 特許庁

優先度が高いマスターのみがバス権を占有することがないようなバス権の制御を行うことができるバス要求制御回路を提供すること。例文帳に追加

To provide a bus request control circuit capable of performing bus right control preventing a bus right from being occupied only by a master with high priority. - 特許庁

複数のマスタデバイスを有する冗長化装置及びバス制御権切り換え方法例文帳に追加

REDUNDANT DEVICE HAVING A PLURALITY OF MASTER DEVICES AND METHOD FOR SWITCHING BUS CONTROL AUTHORITY - 特許庁

切替回路２４はその調停制御テーブルを参照して切り替えられ、バス権を設定する。例文帳に追加

A switch circuit 24 is switched by reference to the arbitration control table to set a bus right. - 特許庁

切替回路２４はその調停制御テーブルにより切り替えられ、バス権を設定する。例文帳に追加

A switch circuit 24 is switched according to the arbitration control table to set a bus right. - 特許庁

一方、BO[x]はビットＩ／Ｏ６Ｂのバス権制御出力ポートの値である。例文帳に追加

Namely, the function block 5A which acquires the bus right of the system bus 2, can perform access through the system bus 2 to a memory 4. - 特許庁

プロセッサの処理効率に対して大きな影響を及ぼさずに、個々のバスマスタにおいて実行される処理に適したバス使用権の調停を行うことができるバス制御装置、バス制御プログラム及び記録媒体を提供する。例文帳に追加

To provide a bus controller, a bus control program and a recording medium, for arbitrating a bus use right suitable for processing executed in each bus master without largely affecting processing efficiency of a processor. - 特許庁

バス権調停手段自体が持つバス権識別情報を用いてクロックを制御し、あるいは制御を開始することによって、バス権をもつ機能ブロックに適切な周波数のクロックを供給したり、低消費電力を実現すること。例文帳に追加

To control a clock by using bus right identification information which a bus right arbitration means itself has or to start control so that a function block having a bus right is supplied with a clock of appropriate frequency and low power consumption is realized. - 特許庁

データバスとコマンドバスに対するバス権制御が別々に行われるから、一のデータ処理装置が共有資源の動作可能な状態に呼応してデータバスからデータを入力又は出力するのに並行して、コマンドバスのバス権を獲得している他のデータ処理装置はコマンドバスにバス制御情報を出力することができる。例文帳に追加

Because bus right control over the data bus and the command bus is separately performed, one data processor inputs or outputs data from the data bus in response to an operable state of the shared resource while the other data processor acquiring the bus right of the command bus can parallelly output bus control information to the command bus. - 特許庁

バス制御部２１０１はＣＰＵバス２２１の状態を見て、ＣＰＵバス２２１が開いていればバス権を獲得し、３２bitのバス２２１上に４画像データをＤＭＡ転送する。例文帳に追加

If a bus controller 2101 sees the state of CPU bus 221 permitting, it obtains the bus right to conduct the DMA-transfer of four image data to the 32-bit bus 221. - 特許庁

このバス使用権を明け渡す信号１６を受けたプロセッサ装置１１は、直ちにバス使用権を自らの制御のもとに取り戻すことにより、バス調停回路の切替えが完了する。例文帳に追加

The processor device 11 which has received the signal 16 for transferring the bus use right immediately regains the bus use right under its own control, and the switching of the bus arbitration circuit is completed. - 特許庁

このコマンドを受けたデータ制御装置１０ａの診断制御部３０ａは、プロセッサ２０ａに自データ制御装置１０ａが選択されたことと、データバス１００の使用権が与えられたことを通知する。例文帳に追加

A diagnostic control part 30a of the data controller 10a having received this command informs a processor 20a that its data controller 10a is selected and the right to use the data bus 100 is given. - 特許庁

複数のＩＰコア３０によるバスの使用権を制御する装置であって、主制御部１０と、個々のＩＰコア３０に対応して個別に設けられた副制御部２０とを備える。例文帳に追加

An apparatus controlling the use right of the bus by the plurality of IP cores 30 includes a main controller 10, and sub controllers 20 each provided correspondingly to each IP core 30. - 特許庁

割り込み信号が入力されたマスタユニットは、他方のマスタユニットが共通バスの制御権を放棄したことを検出後、速やかに共通バスの制御権を獲得し、スレーブユニットからの割り込み信号に応答する割り込み応答サイクルを共通バス上で実行する。例文帳に追加

The master unit which inputs the interruption signal immediately acquires the control right of the common bus after it is detected that the other master unit abandons the control right of the common bus, and executes the interruption response cycle responding to the interruption from a slave unit on the common bus. - 特許庁

外部アービタＬＳＩを使用しないで出力バスのアクセス権を最小限の制御信号線により制御し、バスマスタの切替を高速に調停することができる。例文帳に追加

The right to access an output bus is controlled through minimum control signal lines without using any external arbiter LSI and the switching of the bus master can be arbitrated fast. - 特許庁

バッファ４は、データおよびアドレスを受信すると予備系ＣＰＵ２１に対してバス権獲得のためのバスリクエストを出し、バス権を獲得すると予備系競合制御スイッチ２３によってバス１５とバス２５が接続され、バッファ４の内容がメモリ２２に書き込まれる。例文帳に追加

When the buffer 4 receives the data and the address, it generates a bus request for acquiring a right for the bus to a CPU 21 for the standby system, and when the right for the bus is acquired, the bus 15 and the bus 25 are connected by a conflict control switch 23 for the standby system, a content of a buffer 4 is written in a memory 22. - 特許庁

メモリへのアクセスにおいてＣＰＵ又はＤＭＡ制御装置の間でバス占有権を調停するバス調停回路は、前記ＣＰＵからの前記メモリに対するアクセスによるバス負荷を定期的に計測してそのバス負荷情報を前記ＤＭＡ制御装置へ送信する。例文帳に追加

In this data processing system, a bus arbitration circuit arbitrating a bus occupancy right between the CPU and the DMA controller in access to a memory periodically measures a bus load by the access to the memory from the CPU, and transmits bus load information to the DMA controller. - 特許庁

データがバッファ３ｃａに格納されると、送信側ＤＭＡ制御部３ａにより、バスの使用権利が獲得される。例文帳に追加

When the data are stored in the buffer 3ca, a use right of a bus is acquired by a transmission side DMA control part 3a. - 特許庁

診断プロセッサ９０は、この応答コードに基づいて、順次各データ制御装置１０にデータバス１００の使用権を与える。例文帳に追加

The diagnostic processor 90 gives respective data controllers 10 the right to use the data bus 100 in order according to the answer code. - 特許庁

バスコントローラ２２は、バスを制御し、かつアクセス権取得制御レジスタ１７が有効に設定されないで複数の回路のいずれかに対するアクセス権の設定がされたときは、CPU１１の動作を停止する停止処理を実行する。例文帳に追加

The bass controller 22 controls bass and performs the stop processing for stopping the operation of the CPU 11 when the setting of the access right is made for one of the plurality of circuits without setting of the access right obtainment control register 17 to be valid. - 特許庁

バスと、コアブロックとバスブリッジブロックを含みスリープ状態にあるＣＰＵに対する外部からのアクセスを制御するアクセス制御方法において、外部からのバスリクエストに基づいて、コアブロックをスリープ状態に保持すると共にバスブリッジブロックをスリープ状態から解除し、バスリクエストに基づいて、外部に対してバスの使用権を与えるバスグラントを発行するように構成する。例文帳に追加

The access control method for controlling access from the outside to the CPU including a bus, a core block and a bus bridge block and being in a sleep state includes holding the core block in a sleep state according to a bus request from the outside, releasing the bus bridge block from the sleep state, and issuing a bus grant to give the right of using the bus to the outside according to the bus request. - 特許庁

ＰＣＩバス制御部１９で複数のマスタデバイスからＰＣＩバス使用権要求信号を一括して受けＣＰＵ１２へＰＣＩバス使用要求信号をそれぞれ送信する。例文帳に追加

A PCI bus control part 19 receives PCI bus use right request signals from a plurality of master devices at a time and sends PCI bus use request signals to a CPU 12. - 特許庁

バス使用権制御部１０５は、キュー部１０１に蓄積されたバス使用要求の中から、キュー状態監視部１０４の監視情報２０８に基づいてデータ転送を行うためのバス使用要求を選択する。例文帳に追加

Based on monitoring information 208 of a queue condition monitoring part 104, a bus use right control part 105 selects a bus use request for performing data transfer from the bus use requests accumulated in the queue part 101. - 特許庁

定周期プロトコル通信手段のシリアルバスは、全てがバス権を取ることが可能なバスマスタの機能を備えており、かつ、各要素間が定周期でデータ送信を行うことでリアルタイムな保護・制御が実現できる。例文帳に追加

The serial bus of the constant period protocol communicating means is provided with the function of a bus master enabling all serial buses to take a bus right, and, furthermore, each element can conduct data transmission between the elements at a constant period to realize a real time protection/control. - 特許庁

パケットの衝突判定を容易にし、衝突の後のバスの優先使用権の獲得制御を行うことが可能な情報処理装置および制御方法を提供する。例文帳に追加

To provide an information processing system and its control method capable of facilitating conflict determination for packets and performing acquiring control on a prioritized use right of a bus after the conflict. - 特許庁

アクセス制御部１４は、第二の判定部１３によってバス権の取得が成功したと判定された場合に、自装置が設けられているプロセッサがメモリにアクセスするよう制御する。例文帳に追加

When the acquisition of the bus right is determined to be successful by the second determination part 13, an access control part 14 controls the processor on which the electronic device concerned is provided to access the memory. - 特許庁

調停制御部１３は、バス使用権獲得ノード情報を獲得ノード監視バッファ１５と管理テーブル更新論理部１４に転送するとともに、自ノードがバス使用権を獲得したのであればバス４の使用を開始するよう指示する。例文帳に追加

The control part 13 transfers a bus citizenship acquiring node information to an acquiring node monitoring buffer 15 and a management table updating logical part 14, and when its own node acquires the bus citizenship, instructs the start of use of a bus 4. - 特許庁

本発明はＰＣＩバスを使用するボードにおいて、ＰＣＩバスマスタ制御システムに関し、特に本発明は複数のＰＣＩバススロットを利用し、リクエスト信号を複数出力することにより、ＰＣＩバスの使用権をより高い確率で獲得するＰＣＩバスマスタ制御システムを提供するものである。例文帳に追加

To provide a PCI bus master control system which obtains the right to use a PCI bus with higher probability by outputting a plurality of request signals by using a plurality of PCI bus slots as a PCI bus master control system for a board which uses the PCI bus. - 特許庁

制御装置において複数装置が出力するバス使用権要求を調停するバスアービタ動作の安全性を向上させるため、外部診断モジュールによる監視手段によりアービタ動作の診断を行い、高速応答性と安全性向上を両立させる制御装置を提供する。例文帳に追加

To provide a controller improving both responsiveness and safety by diagnosing an arbiter operation with the use of a monitoring means by an external diagnostic module in order to improve the safety of a bus arbiter operation for arbitrating bus use right requests output by a plurality of devices in the controller. - 特許庁

ＰＣＩスロット０及び１を使用し、ＰＣＩバス制御部５の制御に従って、交互にリクエスト信号（ＲＥＱ＃）を出力し、ＰＣＩバスの使用権をより多く獲得し、例えば主記憶メモリ３に記憶されるビデオデータをホストブリッジ４を介してＦＩＦＯ６に取り込む。例文帳に追加

The PCI slots 0 and 1 are used to output request signals (REQ#) alternately under the control of a PCI bus control part 5 and the right to use the PCI bus is obtained more to input video data stored in, for example, a main storage memory 3 to a FIFO 6 through a host bridge 4. - 特許庁

フィールドバス通信制御の冗長化を目的とした通信モジュールの二重化環境において、通信モジュールのフィールドバスへのコネクタ抜けで発生する、通信モジュール相互間の制御権競合による障害を防止した二重化通信モジュール装置を実現する。例文帳に追加

To realize the duplicated communication module device capable of preventing the failure caused by the competition for control right with communication modules, and generated in the disconnection from a field bus of the communication module in the duplicating environment of the communication module for the redundancy of the field bus communication control. - 特許庁

このときにＣＰＵ９９０から画像処理部２０に割込要求（ NCS_IPS＝１）があると、ＤＭＡ転送を停止するとともに、バススイッチ９３０によりＣＰＵバスとローカルバスとを接続することでローカルバスの制御権をＣＰＵ９９０に与える。例文帳に追加

When an interruption request (NCS_IPS=1) is outputted from the CPU 990 to the image processing part 20, the DMA transfer is stopped and the CPU bus is connected to the local bus by the bus switch 930 to provide the control right of the local bus to the CPU 990. - 特許庁

アービタ２は、他の周辺回路から同時にバス・リクエストがアサートされていても、アービトレーションの優先度が最優先になっているクロック制御回路３にバスの使用権を与える。例文帳に追加

An arbiter 2 gives the right to use a bus to a clock control circuit 3 with arbitration priority even when a request for the bus is asserted simultaneously from another peripheral circuit. - 特許庁

バス・リクエスト・アービタと称され、複数の入出力回路を選択的にＣＰＵなどに接続するようにしたバスアクセス制御装置１において、適切にアクセス権を付与するようにする。例文帳に追加

To properly impart an access right in a bus access controller 1 called a bus request arbiter, selectively connecting a plurality of input/output circuits to a CPU or the like. - 特許庁

複数のデータ処理部のデータ転送状況に応じてより適切にバス優先権の切り換えを行うことにより、データの欠損を防止できるバス制御装置を提供すること。例文帳に追加

To provide a bus controller capable of preventing data missing by appropriately switching bus priority in accordance with data transfer statuses of a plurality of data processing parts. - 特許庁

上記メモリ制御装置は、上記バスマスタからのアクセス要求を保持可能なバッファを含み、上記バッファの利用権を上記バスマスタ毎に設定可能である。例文帳に追加

The memory control device includes a buffer which can hold an access request from the bus master and a right of utilizing the buffer can be set for each bus master. - 特許庁

マルチＣＰＵシステムにおける割り込み応答サイクルでのバス調停により、共通バスの制御権を獲得できなかったマスタユニットにおいて発生する無駄な時間を無くし、マスタユニットでの処理を高速化する。例文帳に追加

To speed up processing in a master unit by eliminating a waste time generated in the master unit which cannot acquire the control right of a common bus by a bus adjustment in an interruption response cycle in a multi-CPU system. - 特許庁

外部装置からシステムバスの使用要求であるシステムバス権要求があった際、データ処理部がシステムバスの使用を許可するシステムバス権応答を送出すると、クロック制御部１０７では、システムバスを用いる外部オペランドアクセス要求や外部命令フェッチ要求の有無に応じて内部クロックを停止するか否かを決定する。例文帳に追加

When there is a system bus right request being a use request for the system bus from the external device, when a data processing part sends out a system bus right response for permitting use of the system bus, a clock control part 107 determines whether or not to stop the internal clock according to the existence of an external operand access request and an external command fetch request for using the system bus. - 特許庁

ビデオ転送制御部２１の読出しでＦＩＦＯ２０の残量が少ない一定値以下になった場合は、ＰＣＩバス制御部１９は、他のマスタデバイスのＰＣＩバス使用要求信号をマスク部２７でマスクし、ＰＣＩバス使用権を自らのＰＣＩスロット０（１６）系のマスタデバイスで取得し続けＰＣＩバスを占有する。例文帳に追加

When the residual amount of the FIFO 20 is reduced below a certain value as reading is carried out at a video transfer control part 21, the PCI bus control part 19 uses a mask part 27 to mask the PCI bus use request signals of the other master devices and occupies the PCI bus by continuing to acquire the right to use the PCI bus at the master device of its own PCI slot 0(16). - 特許庁

プロセッサノード間の排他アクセス権の制御を一意に行う排他アクセス権レジスタと、システム内のトランザクションの順序付けを行うトランザクションオーダリングにより、それそれのプロセッサバスより発行されるバスロックトランザクション相互を、システム内で排他的に処理する。例文帳に追加

The bus lock transactions issued from each processor bus are exclusively processed within the system by the exclusive access right register for uniquely controlling the exclusive access right between the processor nodes and the transaction ordering for ordering the transactions in the system. - 特許庁

制御実行可能ノードが互いに結合され、通信バスを介し、装置に結合されたシステムにおいて、該制御実行可能ノードが、所与の装置の所有者ノードのIDを判定し、この装置の所有権の変更に関する通知を受けるため所有者ノードを登録する。例文帳に追加

In such a system that control executionable nodes are coupled with each other and coupled with devices via a communication bus, the control executionable node discriminates an ID of an ownership node of a given device. - 特許庁

符号化装置は、内蔵プロセッサ１と、ビデオ信号を符号化するビデオ処理ユニット２と、外部プロセッサとの間でバス権の制御を行なうインタフェース６とを含む。例文帳に追加

This encoding device is provided with an incorporated processor 1, a video processing unit 2 for encoding a video signal and an interface 6 for controlling a bus authority with an external processor. - 特許庁