また、メモリ回路は、メモリ回路の組み合わせに応じて第１の容量が各バンクに割り当てられる第１のバンク構成又は第２の容量が各バンクに割り当てられる第２のバンク構成として機能する。例文帳に追加

Furthermore, the memory circuit functions as a first bank configuration by which a first capacity is assigned to each bank or a second bank configuration by which a second capacity is assigned to each bank in accordance with a combination of the memory circuits. - 特許庁

発振器の周波数変換利得は、第１の容量バンクの容量値が大きくなるに従い低下する第１の微調容量による発振器の周波数変換利得と、第２の容量バンクの容量値が大きくなるに従い増大する第２の微調容量による周波数変換利得の和となる。例文帳に追加

Frequency conversion gain of the oscillator is the sum of frequency conversion gain of the oscillator based upon the first fine adjustable capacitor which decreases according to increase of a capacitance value of the first capacitor bank, and frequency conversion gain based upon the second fine adjustable capacitor which increases according to increase of a capacitance value of the second capacitor bank. - 特許庁

発振器の周波数変換利得は、第１の容量バンクの容量値が大きくなるに従い低下する第１の微調容量による発振器の周波数変換利得と、第２の容量バンクの容量値が大きくなるに従い増大する第２の微調容量による周波数変換利得の和となる。例文帳に追加

A frequency conversion gain of the oscillator is the sum of a frequency conversion gain of the oscillator based upon the first fine adjustable capacitor which decreases according to increase of a capacitance value of the first capacitor bank, and a frequency conversion gain based upon the second fine adjustable capacitor which increases according to increase of a capacitance value of the second capacitor bank. - 特許庁

第１バンク１１が有するリダンダンシーブロック１１Ｂが持つ記憶容量は、第２バンク１２が有するリダンダンシーブロック１１Ｂが持つ記憶容量より小さい。例文帳に追加

The storage capacity of the redundancy block 11B included in the first bank 11 is smaller than that of the redundancy block 11B included in the second bank 12. - 特許庁

これにより、比較的わずかなメモリ容量のメモリバンクデコーダのレイアウトを比較的高いメモリバンクデコーダ容量のメモリ間へ引き継ぐことができる。例文帳に追加

Thereby, layout of the memory bank decoder having comparatively small memory capacity can be succeeded to memories of memory bank decoder having comparatively large capacity. - 特許庁

複数のバンクを含む連想メモリにおいて、救済不能なバンクを含んで製造された場合の歩留まりをさらに高めることができるとともに、見かけ上のメモリ容量をバンク単位で削減することができる連想メモリを提供する。例文帳に追加

To provide an associative memory in which an yield in which products are manufactured including banks being unrelievable can be further improved and apparent memory capacity can be reduced with a bank unit. - 特許庁

メモリ１９より多バンク構成で、かつ、小容量の仮想バンクメモ２５を設け、メモリ１９と仮想バンクメモリ２５との間にメモリ制御装置１８を設け、仮想バンクメモリ２５を介してメモリ１９にアクセスするようにする。例文帳に追加

This memory controller is provided with a virtual bank memory 25 with a small capacity constituted of more banks than those of a memory 19, and a memory controller 18 is arranged between the memory 19 and the virtual bank memory 25 so that it is possible to perform access through the virtual bank memory 25 to the memory 19. - 特許庁

データの並列処理を行うバンクについて記憶容量の設定の自由度が高められた半導体記憶装置とその制御方法を提供する。例文帳に追加

To provide a semiconductor memory in which the degree of freedom of setting storage capacity is enhanced in a bank performing parallel processing of data and its control method. - 特許庁

バンク部の下方向に走査線１０１を配置することで、陰極１２と走査線１０１との間の寄生容量を減少させることができる。例文帳に追加

The scanning line 101 is provided in the lower direction of the bank section so as to reduce a parasitic capacitance between the negative electrode 12 and the scanning line 101. - 特許庁

アドレス信号およびアドレス信号線の大幅な増加を招くことなく、細分化したメモリバンクの容量の組み合わせ数を容易に増加させる。例文帳に追加

To easily increase the number of combinations of capacitors of a finely-divided memory bank without greatly increasing address signals and address signal lines. - 特許庁

参照画像メモリ４は、垂直方向に３個の参照マクロブロックを記憶する容量を持つ参照バンクメモリ４ａ〜４ｇを７個備える。例文帳に追加

A reference image memory 4 has seven reference bank memories 4a to 4g capable of storing vertically three reference blocks. - 特許庁

メインビット線ＭＢＬの配線設計変更により、バンクＢＡＮＫ１及びＢＡＮＫ２の容量が変更される。例文帳に追加

Capacity of the banks BANK1 and BANK2 is changed by changing wiring design of the main bit line MBL. - 特許庁

動力出力装置の運転に影響を与えずにより正確に駆動電源のコンデンサバンクの内部抵抗や静電容量を算出する。例文帳に追加

To further precisely calculate the internal resistance or electrostatic capacity of the capacitor bank of a drive source without having an influence on the operation of a power output device. - 特許庁

４個のバンクのすべてが同一容量のDIMMを持つ時、そのシステムは平均メモリ待ち時間をさらに減少させるために、４個のバンクすべてを横断的にインタリーブする（四重インタリービングと呼ぶ）。例文帳に追加

When all four banks contain identical capacity DIMMs, the system interleaves across all four banks (called four-way interleaving), to further reduce average memory latency.発音を聞く  - コンピューター用語辞典

ビット線分離を利用したバンク分割によるデュアルオペレーション型であって、バンク容量の変更が容易にできるセミカスタム方式の半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory of a semi-custom system that is a dual operation type by bank division using bit line separation and can change the bank capacity easily. - 特許庁

各バンクの高圧燃料ポンプ２０として、同一容量の高圧燃料ポンプを使用することで、各バンクの吸気側カム軸４に高圧燃料ポンプ２０の負荷が均等に加わるようにする。例文帳に追加

The high-pressure fuel pumps 20 on different banks should have the same capacity so that the pump loads are applied uniformly to the suction side cam shafts 4 of different banks. - 特許庁

従来全バンク中に必要であったバンク切替用のコモン領域をなくすことで、メモリ容量を節約してメモリを効率良く使用できるようにする。例文帳に追加

To save memory capacity and to efficiently use a memory by removing common areas for bank switching which are required for all banks in a conventional method. - 特許庁

所定の記憶容量を備えたバンクを有する半導体メモリ装置において、バンクを２分割した中央位置に、サブアンプ領域を配置する。例文帳に追加

In the semiconductor memory device having a bank provided with the prescribed storage capacity, a sub-amplifier region is arranged at a center position at which the bank is divided into two. - 特許庁

拡張ブロックを含むバンクと拡張ブロックを含まないバンクのデータ線に生じる容量を等価にでき、さらにデッドスペースが発生するのを解消できる半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device for equalizing capacity generated in data lines of a bank including an extension block and a bank including no extension block and preventing the generation of dead space. - 特許庁

一方、容量比が１０％を超えると、電解コンデンサ１２の容量が大きくなるため、電解コンデンサ１２の体積が電気二重層コンデンサバンク１１に比して数倍以上になってしまう。例文帳に追加

When the capacitance ratio exceeds 10%, the capacitance of the electrolytic capacitor 12 is increased, and then the volume of the electrolytic capacitor 12 becomes more than several times of that of the electric double layer capacitor bank 11. - 特許庁

複数の電気二重層コンデンサセルで構成されるコンデンサバンク１１と、このコンデンサバンク１１に並列接続される電解コンデンサ１２とを具備するコンデンサ装置において、上記並列接続される電解コンデンサ１２の静電容量を、上記コンデンサバンク１１の静電容量の０．１％以上で１０％以下とする。例文帳に追加

In the capacitor device comprising a capacitor bank 11 composed of a plurality of electric double layer capacitor cells and an electrolytic capacitor 12 connected in parallel to the capacitor bank 11, the capacitance of the parallel-connected electrolytic capacitor 12 is set to be not less than 0.1% and not more than 10% of the capacitance of the capacitor bank 11. - 特許庁

複数のバンクに分割されたメモリ部を備える連想メモリ装置において、それぞれのバンクを複数のプレーンに分割し、故障したメモリセルがある場合に、この故障したメモリセルがあるバンクのプレーンと、他の全てのバンクの任意のプレーンを非選択状態とし、前記メモリ部のメモリ容量を削減する。例文帳に追加

In an associative memory device provided with a memory section divided into a plurality of banks, respective banks are divided into a plurality of planes, when a defective memory cell exists, a plane of a bank in which a defective memory cell exists and arbitrary planes of all other banks are made a non-selection state, and memory capacity of the memory section is reduced. - 特許庁

多バンク構成の大容量化した半導体記憶装置において、１回のリフレッシュ動作におけるピーク電流を従来よりも下げ、隣接するバンクの干渉を避け、データホールド時間の不足によるメモリセルのデータ破壊を防ぐこと。例文帳に追加

To reduce a peak current of one refresh operation than before; to avoid an interference between adjacent banks; and to prevent a data destruction of a memory cell caused by a lack of data hold time in a large capacity semiconductor storage device having a multi-bank configuration. - 特許庁

その後、命令配置装置１００によって、上述のように用意されたオブジェクト１０２と、コールグラフ１０３ならびに対象装置に搭載されているメモリバンクの分割状態（総容量いくつのメモリが、それぞれ容量いくつのメモリバンクに分割されているか）を表すメモリ分割情報１０４が取得され、配置情報１０５が作成される。例文帳に追加

A command arrangement device 100 acquires the object 102 prepared, the call graph 103 and memory division information 104 representing a division state of the memory banks mounted on the device (memory of a certain capacity is divided into a certain number of the memory banks), and arrangement information 105 is prepared therein. - 特許庁

アドレス信号により選択されたバンク０Ａ，・・，ｍＡとそれぞれ略同一の負荷容量Ｃｒ１、・・Ｃｒｍをそれぞれ、対応するトランジスタＬｔ０，・・，Ｌｔｍを用いてリファレンスビット線ＢＢｒに結合するようにしたので、バンク数が増減した場合であっても、入力されたアドレスによりリファレンス線ＢＢｒに付加する負荷容量の数を切換えて増減できる。例文帳に追加

Load capacitors Cr1,..., Crm having respectively almost same load capacitance as banks 0A,..., mA selected by an address signal are respectively coupled to a reference bit line BBr using corresponding transistors Lt0,..., Ltm, even when the number of banks is in creased or decreased, capacitance can be increased or decreased by switching the number of load capacitors added to the reference line BBr by an inputted address. - 特許庁

このバンク層ｂａｎｋは、画像信号を画素領域７の第１のＴＦＴ２０および保持容量ｃａｐに供給するデータ線ｓｉｇと対向電極ｏｐとの間にも形成し、データ線ｓｉｇに容量が寄生するのを防止する。例文帳に追加

This bank layer 'bank' is formed even between a data line 'sig' for supplying an image signal to a 1st TFT 20 and a retained capacitance 'cap' in the pixel area and a counter electrode 'op' to prevent the parasite capasitance from being generated on the data line 'sig'. - 特許庁

排気浄化触媒の酸素吸蔵容量Ｃｆを推定し、その酸素吸蔵容量に基づく所定温度ＴＨ（Ｓ２０５）、所定時間ＴＭ１（Ｓ２０８）および所定時間ＴＭ２（Ｓ２０９）の可変設定を通じて、片バンク運転の実行期間を可変設定する。例文帳に追加

Oxygen storage capacity Cf of the exhaust emission control catalyst is estimated, and execution period of the one bank operation is variably set through variable setting of prescribed temperature TH (S205), prescribed rime TM1 (S208), and prescribed time TM2 (S209) based on the oxygen storage capacity. - 特許庁

フラッシュメモリ等の複数バンク構成の半導体記憶装置において、大容量データ読み出し時のスループットを改善することができる技術を提供する。例文帳に追加

To provide a technique capable of improving through-put in reading a large capacity of data in a semiconductor memory device of a multiple bank configuration such as a flash memory. - 特許庁

基板上に有機半導体膜の形成領域を規定するためのバンク層を利用して、データ線や駆動回路に容量が寄生することを防止することのできる表示装置を提供すること。例文帳に追加

To provide a display device which prevents parasite capasitance from being generated on data lines or driving circuits by using a bank layer for prescribing a formation area of an organic semiconductor film on a substrate. - 特許庁

第２バンク部４７ｂは、切り込み部６５が設けられることによって熱容量を低減されており、且つ陰極４９と接する表面積が増大している。例文帳に追加

A second bank part 47b is provided with a cut part 65 for reducing heat capacity and increasing the surface area contacting a negative electrode 49. - 特許庁

長パルス生成用の大容量コンデンサバンク１１を送受信モジュール１００の外部に配置し、低速スイッチ回路１２と、高速スイッチ回路１４とを並列に接続した。例文帳に追加

A large-capacity capacitor bank 11 for long pulse generation is arranged outside the transmission/reception module 100, and a low-speed switch circuit 12 and a high-speed switch circuit 14 are connected in parallel. - 特許庁

本発明は、オイルポンプ容量の過大な増大なしに潤滑を適正化しながら、入力機構の潤滑が可能となる複数バンクエンジンを提供する。例文帳に追加

To provide a multi-bank engine capable of lubricating an input mechanism while improving lubrication without excessive increase in an oil pump capacity. - 特許庁

消音器の容量を確保しつつ車両の最低地上高とバンク角度とを十分に確保することができる自動二輪車の排気装置を提供する。例文帳に追加

To provide an exhaust device of a motorcycle capable of sufficiently securing the lowest road clearance and a banking angle of a vehicle while securing capacity of a muffler. - 特許庁

したがって、熱容量が低減されたことによって有機ＥＬ層５０から伝達された熱が第２バンク部４７ｂに蓄積されることなく、装置外部に放熱される。例文帳に追加

Thus, since the heat capacity is reduced, heat transmitted from an organic EL layer 50 will not accumulate in the second bank part 47b but will radiate outside of the device. - 特許庁

ラインメモリに２バンク分のメモリ容量を持たせた場合、データの書き込み／読み出しについてはリアルタイムでの処理が可能となる反面、回路規模が大きくなってしまう。例文帳に追加

To solve the problem of the conventional control method for a line memory having a memory capacity of two banks that has increased the circuit scale although real time processing is possible for data write/read processing. - 特許庁

電源容量の小さい装置においても複数のメモリバンクを同時にアクティブ状態にすることができ、シンクロナスメモリの特徴を生かしてパフォーマンスを向上させることができる電子機器を提供する。例文帳に追加

To provide electronic equipment capable of simultaneously turning plural memory banks into active state even in a device of small power source capacity thereby improving its performance while effectively utilizing the features of synchronous memories. - 特許庁

そして、低速スイッチ回路１２によってパルスを駆動するとともに、短パルス生成用の小容量コンデンサバンク１３を送受信モジュール１００内に配置し、高速スイッチ回路１４によってパルスを駆動する。例文帳に追加

Then, a pulse is driven by the low-speed switch circuit 12, and a small-capacity capacitor bank 13 for short pulse generation is arranged in the transmission/reception module 100, and a pulse is driven by the high-speed switch circuit 14. - 特許庁

容量比Ｘが０．１％以上で、補償時間率Ｙが１００％よりかなり大になり、電解コンデンサ１２と電気二重層コンデンサバンク１１との並列接続による補償時間増大効果が大となる。例文帳に追加

Since a capacitance ratio X is not less than 0.1%, and a compensation time ratio Y is much more than 100%, an effect for lengthening a compensation time due to the parallel connection of the electrolytic capacitor 12 and the electric double layer capacitor bank 11 is increased. - 特許庁

バンク制御回路７は、キャッシュ容量を示す信号ＣＳＩＺＥに基づいて、複数のキャッシュメモリ６から少なくとも一つのキャッシュメモリ６を選択し、選択したキャッシュメモリ６へのバス制御回路３からのアクセスを許可する。例文帳に追加

The bank control circuit 7 selects at least one cache memory 6 from the plurality of cache memories 6 based on a signal CSIZE showing a cache capacity, and permits access from a bus control circuit 3 to the selected cache memory 6. - 特許庁

両スイッチは制御回路３により、周囲温度によって切換動作して容量バンクを第１又は第２直列回路と選択的に接続し、それぞれ所定の周波数で発振動作を行う第１又は第２発振ループ１７，１８を形成する。例文帳に追加

The two switches perform switching operation by a control circuit 3 dependent on an ambient temperature to selectively connect the capacitance banks to the first or second serial circuit, thereby forming a first or second oscillation loop 17, 18 for oscillation operation by a predetermined frequency. - 特許庁

ＳＡＷ発振器１はそれぞれ第１、第２ＳＡＷ共振子５，８と第１、第２伸張コイル６，９とを直列接続した第１、第２直列回路７，１０を並列配置し、それらの両端にスイッチ１１，１２と容量バンク１５，１６とを直列接続したＳＡＷ発振回路２を備える。例文帳に追加

The SAW oscillator 1 includes a SAW oscillation circuit 2 including parallel-arranged first and second serial circuits 7, 10 which include series connection of first and second SAW resonators 5, 8, and first and second extension coils 6, 9, respectively, with both ends being in series connection with switches 11, 12, and capacitance banks 15, 16, respectively. - 特許庁

フラッシュメモリのような電気的に書込み、消去可能であって複数のバンクを有する不揮発性半導体記憶装置を用いたメモリシステムにおいて、不良ビットを含まないにもかかわらず未使用になるブロックが多くなり実質的な記憶容量が減少するのを防止する。例文帳に追加

To prevent the decrease of substantial storage capacity due to the increase of blocks which are unused although the blocks include no defective bits in a memory system which uses a non-volatile semiconductor storage device such as a flash memory having a plurality of banks where data can be electrically written or erased. - 特許庁

例えば、位相比較回路ＰＦＤ、チャージポンプ回路ＣＰ、ループフィルタ回路ＬＦからなるアナログループに加えて、デジタルループを構成し、周波数変調時に容量バンクＣＢＫに設定する最適なコードを探索するデジタルキャリブレーション回路ＤＣＡＬＢＫを備える。例文帳に追加

In addition to an analog loop consisting of a phase comparison circuit PFD, a charge pump circuit CP, and a loop filter circuit LF, a digital calibration circuit DCALBK which constitutes a digital loop and searches an optimum code to be set in capacitor bank CBK during frequency modulation is provided. - 特許庁