latched resetとは 意味・読み方・使い方

The word line driver 120a is basically constituted by PMOS transistors QP1-2 and NMOS transistors QN1-2 so that a word line reset level voltage (negative voltage) Vw set at the reset operation is latched and stored.例文帳に追加

リセット動作時に設定されたワード線リセットレベル電圧（負電圧）Ｖｗをラッチして記憶するように、ＰＭＯＳトランジスタＱＰ１〜２及びＮＭＯＳトランジスタＱＮ１〜２でワード線ドライバ１２０ａを基本構成する。 - 特許庁

Therefore, considering the safety of the CPU 3, when the failure occurs, the reset latch is latched until the power supply is turned OFF to keep the CPU 3 in a waiting state, preventing the reset latch from being latched when the rewriting of the program or the update of the correction data are performed, thus restarting the program even if the power supply is not turned OFF.例文帳に追加

これにより、ＣＰＵ３の安全性を考慮して、何らかの異常が発生したときには電源がＯＦＦするまでリセットラッチを掛けて、ＣＰＵ３を待機状態にしつつ、プログラムの書換えや補正データの更新などを行う場合にリセットラッチが掛けられることを防止でき、電源をＯＦＦしなくてもプログラムを再起動させることが可能となる。 - 特許庁

The value latched in the latch circuits 32, 33 are respectively reset to '0' periodically by an initializing section 43 and to an initial value depending on the frequency of the sine wave signal.例文帳に追加

ラッチ回路３２，３３の保持値は定期的に初期化部４３により「０」および正弦波信号の周波数に応じて定まる初期値にそれぞれリセットする。 - 特許庁

A data latch of the external data bus drive circuit is reset during an L level of a read signal, and a signal formed by inverting a signal of the internal data bus is latched at time when a prescribed time lapses from the rising of the read signal.例文帳に追加

外部データバス駆動回路のデータラッチはリード信号がＬレベルの間はリセットされ、リード信号の立ち上がりから所定時間経過した時刻に内部データバスの信号を反転した信号をラッチする。 - 特許庁

Also, in a period after the execution of power interruption processing (main) and before an operation is stopped or a user reset signal is inputted, it repeatedly performs the processing of confirming whether or not the numerical data are latched in the random number value register and attaining the state capable of fetching the new numerical data by reading the numerical data of the random number value register as a dummy when the numerical data are latched in the random number value register.例文帳に追加

また、電断処理（メイン）の実行後、動作が停止するかユーザリセット信号が入力されるまでの期間において、乱数値レジスタに数値データがラッチされているか否かを確認し、乱数値レジスタに数値データがラッチされている場合には、ダミーで乱数値レジスタの数値データを読み出すことで新たな数値データの取込が可能な状態とする処理を繰り返し行う。 - 特許庁

The data selection circuit 21 inputs a data signal DO, a clock signal CLK, and a reset signal RST, outputs the data signal DO latched at the rising edge of the clock signal CLK as a data signal DSa, and outputs the data signal DO latched at the trailing edge of the clock signal CLK as a data signal DSb.例文帳に追加

データ選択回路２１はデータ信号Ｄ０、クロック信号ＣＬＫ、及びリセット信号ＲＳＴを入力し、クロック信号ＣＬＫの立ち上がりエッジでラッチされたデータ信号Ｄ０をデータ信号ＤＳａとして出力し、クロック信号ＣＬＫの立ち下がりエッジでラッチされたデータ信号Ｄ０をデータ信号ＤＳｂとして出力する。 - 特許庁

The data status register 13 is latched by the status latch signal f output from the sampling circuit 12 and the production of the power-on reset signal a at an output terminal of the power supply monitor IC 1 can be confirmed by the latching operation.例文帳に追加

ステータスレジスタ１３は、サンプリング回路１２から出力されるステータスラッチ信号ｆにてラッチされ、このラッチ動作により、電源監視IC１の出力端に、パワーオンリセット信号ａが発生したことを確認できる。 - 特許庁

A mode determination circuit 22 determines the operation mode to the rewrite mode when each level of the operation mode selecting terminal T1 and a test mode transition enable terminal MD0, where a latch circuit L1 is latched when a reset signal becomes inactive, is L and H respectively.例文帳に追加

モード決定回路２２は、リセット信号が非アクティブになったときにラッチ回路Ｌ１がラッチした動作モード選択端子Ｔ１およびテストモード遷移イネーブル端子ＭＤ０の各レベルがそれぞれＬ，Ｈである場合に、動作モードを書換えモードに決定する。 - 特許庁