To recognize a logical structure of a document having complicated layout with high accuracy.例文帳に追加

複雑なレイアウトを持つ文書の論理構造を高精度に認識する。 - 特許庁

To improve the extraction precision of logical elements by performing effective learning by referring to a history of variation quantities of layout features by the logical elements of a document and updating logical models and various settings when the logical elements of the document are extracted by being matched against logical models wherein their layout information is described.例文帳に追加

文書の論理要素を、そのレイアウト情報を記述した論理モデルとマッチングにより抽出する際に、論理要素毎のレイアウト特徴の変動量の履歴を参照して効果的な学習を行い、論理モデルや諸設定を更新することによって論理要素の抽出精度を向上させる。 - 特許庁

To lay out leading terminals of signal wiring without clustering them regardless of the layout of a logical gate or input/output terminals of the logical gate.例文帳に追加

論理ゲートや論理ゲートの入出力端子の配置にかかわらず、信号配線の引き出し端子を密集させることなく配置すること。 - 特許庁

LOGICAL PROGRAM, METHOD AND SYSTEM FOR LAYOUT-DRIVEN, AREA-CONSTRAINED DESIGN OPTIMIZATION例文帳に追加

レイアウトドリブンの領域の制約された設計の最適化を行う論理プログラム、方法及びシステム - 特許庁

METHOD OF FORMING MACRO-BLOCK LIBRARY FOR LOGICAL SIMULATION AND LAYOUT DESIGNING METHOD例文帳に追加

論理シミュレーション用マクロブロックライブラリの作成方法及びレイアウト設計方法 - 特許庁

LSI LOGICAL DESIGN SUPPORT SYSTEM IN CONSIDERATION OF LAYOUT DESIGN AND ITS METHOD例文帳に追加

レイアウト設計を考慮したＬＳＩ論理設計支援システム及びその方法 - 特許庁

To reduce the layout surface area of logical circuit blocks having a lattice type power supply wiring structure.例文帳に追加

格子型電源配線構造を持つ論理回路ブロックのレイアウト面積を削減する。 - 特許庁

The layout information acquiring unit 24 distinguishes the number of logical pages and the writing direction, a logical page acquiring unit 26 decomposes the image data into logical pages, and an output layout unit 30 re-lays out the decomposed logical pages in an output layout indicated by an output layout indicator 28.例文帳に追加

そして、レイアウト情報取得部２４によって論理ページ数や向きを判別して、論理ページ取得部２６によって画像データ内を各論理ページに分解して、出力レイアウト指示部２８によって指示された出力レイアウトになるように、出力レイアウト部３０によって分解されて論理ページを再レイアウトして出力する。 - 特許庁

The layout correcting part 253 corrects the layout of the logical circuit with the use of the correcting method selected by the delay time verifying part.例文帳に追加

レイアウト修正部２５３は、遅延時間検証部によって選択された修正方法で、論理回路のレイアウト修正を行う。 - 特許庁

The logical structure of the selected layout template is changed according to the logical structure of the structured document 2 and the layout elements included in the structured document 2 are stored in the information storage frames according to the changed layout template to perform layout.例文帳に追加

そして、選択レイアウトテンプレートの論理構造を構造化文書２の論理構造に基づいて変更し、変更したレイアウトテンプレートに従って構造化文書２に含まれるレイアウト要素を情報格納枠に格納し、レイアウトを行う。 - 特許庁

When the generated document logical element model is applied to the layout element or the logical element of the inputted document image, the logical element specific to each document is extracted with high precision.例文帳に追加

入力文書画像のレイアウト要素や論理要素に対して生成した文書論理要素モデルを適用して、各文書固有の論理要素を高精度に抽出する。 - 特許庁

To realize a logical synthesis boundary condition processor capable of shortening the processing time of logical synthesis and eliminating the necessity of excess elements for uniforming clock delay in layout design in generating a boundary condition for dividing a logical circuit into modules and performing logical synthesis in each module.例文帳に追加

モジュールに分割して論理合成を行うための境界条件の生成において、論理合成の処理時間の短縮を図るとともに、レイアウト設計でクロック遅延を同一にするための余分な素子を不要とすることを可能にする論理合成の境界条件処理装置を実現する。 - 特許庁

To provide a layout verification method and a layout verification apparatus for easily verifying troubles in layout design data without preparing logical circuit data for layout verification and for quickly setting a measurement condition such as a bias condition.例文帳に追加

レイアウト検証の際に論理回路データを作成しなくとも、レイアウト設計データの不具合を容易に検証でき、また、バイアス条件等の測定条件設定を、短時間で行うことができるレイアウト検証方法及びレイアウト検証装置を提供する。 - 特許庁

A learning process means 106 finds the variation quantities of the layout features of the extracted logical elements and stores them as a history.例文帳に追加

学習処理手段１０６は、抽出された論理要素のレイアウト特徴の変動量を求め、これを履歴として格納する。 - 特許庁

At this time, the total number of logical pages in bookbinding print mode or the number of sheets of paper in other modes is displayed according to a layout.例文帳に追加

この際、レイアウトに応じて、製本印刷であれば総論理ページ数が、そうでなければ、用紙の枚数が表示される。 - 特許庁

On the basis of the lattice interval and the power supply wiring width, automatic layout of the logical circuit blocks is carried out under control of a computer.例文帳に追加

これら格子間隔及び電源配線幅をもとにして、論理回路ブロックの自動レイアウトをコンピュータにより実行する。 - 特許庁

To maintain the original logical hierarchical structure of a chip in hierarchical design in which optional layout areas on the chip are extracted and redesigned.例文帳に追加

チップ上の任意のレイアウト領域を切り出して再設計を行う階層設計において、チップの元の論理階層構造を保持できるようにする。 - 特許庁

To simply perform a logical design and a layout design including also the verification of the designs.例文帳に追加

半導体集積回路の階層レイアウト設計において、論理設計とレイアウト設計とをその検証も含めて簡便に行う。 - 特許庁

Each kind of information necessary for logical design and layout design is inputted by an information inputting procedure 101.例文帳に追加

情報入力手順１０１で、論理設計およびレイアウト設計に必要な各種の情報が入力される。 - 特許庁

A layout element is extracted from a document image of the printed document consisting of a plurality of pages, while a document logical element is extracted.例文帳に追加

複数ページの印刷文書の文書画像からレイアウト要素を抽出すると共に、文書論理要素を抽出する。 - 特許庁

To provide a system capable of arranging a shared circuit in respective circuit blocks in the stage of logical design, and then easily performing a conversion into a mounting circuit based on a layout design.例文帳に追加

論理設計の段階では共用回路を各回路ブロックに配置し、その後レイアウト設計に即した実装回路に簡単に変換すること。 - 特許庁

To provide an image forming device and a page layout method taking positional relationship between a plurality of logical pages into consideration.例文帳に追加

複数の論理ページ間の位置関係を考慮した画像形成装置およびページレイアウト方法を提供する。 - 特許庁

To have the Projects window display the physical layout instead of the logical layout,choose Tools Options from the main menu, and click Miscellaneous.Click the Ruby tab, clear the Show Logical ProjectView checkbox, and restart the IDE.例文帳に追加

論理レイアウトの代わりに物理レイアウトを「プロジェクト」ウィンドウに表示するには、メインメニューから「ツール」「オプション」を選択し、「その他」をクリックします。 「Ruby」タブをクリックし、「論理プロジェクトビューを表示」チェックボックスの選択を解除し、IDE を再起動します。 - NetBeans

To provide a logical synthesis system capable of preventing a delay constraint violation of layout results without postponing the design time by making the difference between a wiring length assumed at the time when a logical synthesis is performed and the real wiring length of the layout results small.例文帳に追加

論理合成時に仮定した配線長とレイアウト結果の実配線長の差異が小さくなるようにすることにより、設計期間を延ばすことなく、レイアウト結果のディレイ制約違反を防ぐことを可能とする論理合成方式の提供。 - 特許庁

A logical synthesis/layout part 1-3 performs the synthesis/layout of a logical circuit, based on the circuit description data for verification (RTL) 1-13 and the restriction file 1-14 for implement, so as to store the output result data and to output a result report 1-4.例文帳に追加

該検証用回路記述データ（ＲＴＬ）１−１３及びインプリメント用制約ファイル１−１４から、論理合成・レイアウト部１−３は論理回路の合成／レイアウトを行い、その出力結果データを格納すると共に結果レポート１−４を出力する。 - 特許庁

A logical connection information/library information input means 2 inputs logical connection information among blocks constituting a circuit and physical library information necessary for executing the layout of an LSI.例文帳に追加

論理接続情報／ライブラリ情報入力手段２は、回路を構成するブロック間の論理接続情報およびＬＳＩのレイアウトを行う上で必要な物理ライブラリ情報を入力する。 - 特許庁

A logical circuit for inspection is provided according to a wiring layout structure of a semiconductor substrate of the liquid crystal display device and an end part of the data line is connected to the input of the logical circuit.例文帳に追加

液晶表示装置の半導体基板の配線レイアウト構造に応じて、検査用の論理回路を設け、この論理回路の入力に、データ線の端部を接続する。 - 特許庁

Logical structure of the input page image is analyzed by analyzing the physical page as an object and the logical page as an object based on an analytical result of the layout (S202).例文帳に追加

次いで、レイアウトの解析結果に基づいた物理ページを対象とする解析および論理ページを対象とする解析とにより、入力されたページ画像の論理構造が解析される（Ｓ２０２）。 - 特許庁

And, the function description is read with an automatic logical synthetic tool and a netlist optimized by logical synthesis is prepared and outputted to a layout tool (S13).例文帳に追加

このとき、ネットリストに残しておきたい配線名に相当する信号ｇと信号ｈを出力するゲートのセル名を、そのまま使用して最適化をかけるように設定する。 - 特許庁

Devices for realizing functions shown by logical system conditions are associated with the respective logical system conditions by a system layout generating means 3, and system layouts 4a, 4b, 4c and so on showing the association of the devices with all the logical system conditions are generated.例文帳に追加

システムレイアウト生成手段３により、論理システム条件それぞれに対して、論理システム条件で示される機能を実現するための装置が関連付けられ、全ての論理システム条件に対する装置の関連付けを示すシステムレイアウト４ａ，４ｂ，４ｃ，・・・が生成される。 - 特許庁

To obtain a floor planning device for smoothly designing the hierarchical layout of a large-scale LSI by easily making the layers of a logical design and layers, corresponding to the layout structure, correspond to each other.例文帳に追加

論理設計における階層とレイアウト構造に対応した階層を容易に対応付けることで、大規模なＬＳＩの階層レイアウト設計をスムーズに行うためのフロアプラン装置を得る。 - 特許庁

A layout module lays out information output by the logical module; and a display module introduces layout data, and converts information thereof into a format capable of being immediately displayed on a display device.例文帳に追加

レイアウトモジュールは論理モジュールによる情報出力をレイアウトし、表示モジュールはレイアウトデータを取り込み、その情報を表示装置上に直ちに表示できる形式に変換する。 - 特許庁

The step of changing the layout includes steps of selecting a logical cell of a gate area, according to the verification result of the antenna ratio from a plurality of logical cells; arranging the logical cell in an empty region as a fill cell 40 without carrying out a logical operation, and connecting a second gate electrode 41, inside the fill cell, to the metal wiring.例文帳に追加

レイアウトを変更するステップは、複数の論理セルから、アンテナ比の検証結果に応じたゲート面積の論理セルを選択するステップと、論理セルを、論理動作しないフィルセル４０として空き領域に配置するステップと、フィルセル内の第２ゲート電極４１を金属配線に接続するステップとを備える。 - 特許庁

By analyzing RTL (S2), extracting High Fanout Net (S3), and inserting a buffer for clock tree performed at the time of layout into RTL for the Net (S4), room for improvement in layout is left when performing logical synthesis, and the optimum layout can be performed by taking cell arrangement and wiring region into account by layout tool.例文帳に追加

ＲＴＬを解析し（ｓ２）、High Fanout Netを抽出し（ｓ３）、そのNetに対し、レイアウト時に行うクロックツリーのためのバッファをＲＴＬ中へ挿入する（ｓ４）ことにより、論理合成時にレイアウトでの改善の余地が残り、レイアウトツールでセル配置、配線領域を考慮した最適なレイアウトを行うことができる。 - 特許庁

When determining that no layout template matching the logical structure of a structured document 2 exists in a template registration DB 10, a layout device 100 selects from the template registration DB 10 a layout template where the number of layout elements included in the structured document 2 and the number of information storage frames match.例文帳に追加

レイアウト装置１００は、構造化文書２の論理構造に適合するレイアウトテンプレートがテンプレート登録ＤＢ１０のなかに存在しないと判定したときは、構造化文書２に含まれるレイアウト要素の数と、情報格納枠の数とが一致するレイアウトテンプレートをテンプレート登録ＤＢ１０のなかから選択する。 - 特許庁

A layout netlist is prepared by replacing the same logical function as that of a use inhibition cell with the internal connection logic synthesis cell of a logical synthesis cell library for performing logic synthesis by using a logic synthesis cell library, without using any registered use inhibition cell.例文帳に追加

論理合成セルライブラリを用いて、登録の使用禁止セルは用いないで、使用禁止セルと同じ論理機能を論理合成セルライブラリの内部接続論理合成セルで置き換えて論理合成してレイアウトネットリストを作成する。 - 特許庁

To reduce wiring impedance and an area of a dummy pattern by increasing the flexibility of disposition and wiring of analog circuits or the like other than logical circuits, in a semiconductor integrated circuit including a logical circuit section layout designed by disposing/wiring a plurality of cells.例文帳に追加

複数のセルを配置・配線することによってレイアウト設計される論理回路部を有する半導体集積回路において、論理回路以外のアナログ回路等の配置や配線の自由度を増加させて配線のインピーダンス低減を図ると共に、ダミーパターンの面積を削減する。 - 特許庁

Furthermore, even in the case of the incorporation to the host unit or the distribution arrangement in matching with the layout of a wiring system such as an island structure, utilizing a logical switch connection port 4 can adopt a logical switch connection configuration under various LAN configurations so as to warrant the consistency of the quality service and the network management.例文帳に追加

また論理的スイッチ接続ポート４により、ホスト機器への組込、或いは島構造の様な配線システムのレイアウトに合わせた分散配置であっても、各種ＬＡＮ構成で論理的なスイッチ接続構成とすることで品質サービス及びネットワーク管理の一貫性を保証できることになる。 - 特許庁

This device includes a layout wiring processing part 112 which carries out the layout wiring of a logical block, a delay calculation part 113 which calculates the delay time of the signal connected to the logical block and a clock signal and delay improvement part 114 which changes the design information so that the signal delay satisfies its constraint and the clock signal is properly delayed.例文帳に追加

回路設計情報を用いて論理ブロックの配置配線を実行する配置配線処理１１２と、論理ブロックに接続されている信号およびクロック信号の遅延時間を計算する遅延計算部１１３と、信号の遅延が制約を満たし、クロック信号が適切に遅延するように設計情報を変更する遅延改良部１１４を備える。 - 特許庁

Moreover, since library is analyzed (S6) and a cell having large drive capability is not used when performing logical synthesis (S7), the optimum layout by converging timing can be performed by remapping a high drive cell when performing layout in a section in which timing is strict.例文帳に追加

また、ライブラリを解析し（ｓ６）、ドライブ能力の大きなセルは論理合成時には使用しない（ｓ７）ので、タイミングの厳しい箇所には、レイアウト時に高ドライブセルを再マッピングすることにより、タイミングを収束させた最適なレイアウトを行うことができる。 - 特許庁

To provide an apparatus and method for optimizing an IC design by which a design time is shortened in order to correct constraint violations of timing or the like of an initial layout due to a layout result incapable of being considered at the time of logical synthesis, and the IC operating at a high speed is designed.例文帳に追加

論理合成時にレイアウト結果を考慮できないことに起因する初期レイアウトのタイミング等の制約違反を修正するための設計時間を短縮し且つ高速に動作するＩＣを設計するＩＣの設計最適化装置および方法を提供する。 - 特許庁

A circuit simulation device 10 includes: a delay time verifying part 252 for calculating a delay time T_d under a prescribed environmental condition concerning static timing verification with respect to a logical circuit 100 after layout, and performing hold verification; and a layout correcting part 253.例文帳に追加

本発明による回路シミュレーション装置１０は、レイアウト後の論理回路１００に対する静的タイミング検証において、所定の環境条件下における遅延時間Ｔ_ｄを計算し、ホールド検証を実行する遅延時間検証部２５２と、レイアウト修正部２５３とを具備する。 - 特許庁

A de-spooler 506 in an internal spool processing part 501 of a printer driver 203 calculates layout pattern based on each logical page information of print data, and the layout count and output paper size in print setting information, and generates print data based on the calculated layout pattern.例文帳に追加

プリンタドライバ２０３の内部スプール処理部５０２内のデスプーラ５０６は、印刷データの各論理ページ情報及び印刷設定情報内のレイアウト数，出力用紙サイズに基づいて、レイアウトパターンを算出し、該算出されたレイアウトパターンに基づいて印刷データを生成する構成を特徴とする。 - 特許庁

A timing convergence device 1 is provided with: a logical timing information acquisition part 11 for extracting timing information including overlap information of a violation path from a layout DB 122, and for acquiring a timing violation section violating timing constraint information; and a layout information acquisition part 12 for acquiring arrangement information of layout corresponding to the timing violation section.例文帳に追加

タイミング収束装置１は、レイアウトDB１２２から違反パスの重複情報を含むタイミング情報を抽出するとともに、タイミング制約情報に違反しているタイミング違反部分を取得する論理タイミング情報取得部１１と、タイミング違反部分に対応するレイアウトの配置情報を取得するレイアウト情報取得部１２とを有する。 - 特許庁