「"オア回路"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ＤＦＦ２を構成するマスタ回路１２ａとスレーブ回路１２ｂの相互間にオア回路ＯＲ２を設け、このオア回路ＯＲ２にマスタ回路１４ａの出力信号をフィードバック可能としている。例文帳に追加

An OR circuit OR 2 is provided between a master circuit 12a and a solve circuit 12b configuring a DFF 2, and an output signal from a master circuit 14a can be fed back to the OR circuit OR 2. - 特許庁

不良解析メモリ８は入力データＳ１に対応するオア回路７の出力を、入力データＳ１に対応するアドレスに書き込む。例文帳に追加

A defect analysis memory 8 writes an output of the OR circuit 7 corresponding to the input data S1 to an address corresponding to the input data S1. - 特許庁

第１のダイオード１２と第２のダイオード１３とはダイオードオア回路を構成しており、接続点から電子機器に電源Ｖ１を供給する。例文帳に追加

A first diode 12 and a second diode 13 form a diode-OR circuit, and supply the source voltage V1 to the electronic apparatus from their junction. - 特許庁

オア回路１２は、省電力モードの時、ウォッチドッグパルス検出回路１１からのリセット信号ＲＥＴを遮断する例文帳に追加

An OR circuit 12 shuts off the reset signal RET from the watch dog pulse detection circuit 11 at the electric power-saving mode. - 特許庁

オア回路１５ａ，１５ｂの一方の入力端には、それぞれセルアレイ選択回路１６の出力が供給される。例文帳に追加

The output of the cell array selection circuit 16 is supplied to the input end of one of the OR circuits 15a, 15b. - 特許庁

異常検出回路４０は、オア回路３０からの交番信号を監視し交番信号の出力が停止されたときに異常を検出する。例文帳に追加

An abnormality detection circuit 40 monitors the alternate signal from the OR circuit 30 and detects abnormality when output of the alternate signal is stopped. - 特許庁

オア回路２２には、入力端子ＩＮの入力信号とテスト信号入力端子ｔｅｓｔ1 に印加された信号とが入力される。例文帳に追加

An input signal of an input terminal IN and a signal applied to a test signal input terminal test1 are given to the OR circuit 22. - 特許庁

リダンダンシカラムデコーダ２，３はオア回路２１，２２の演算結果に応じて対応するリダンダンシカラム選択線を有効とする。例文帳に追加

The redundancy column decoders 2, 3 make corresponding redundancy column selection lines effective according to the computed results of the OR circuits 21, 22. - 特許庁

オア回路３９から２ｍｓ毎にＬｏｗが出力されると（Ｋ）、Ｄフリップフロップ４２のＰＲ端子へＨｉが入力される（Ｌ）。例文帳に追加

When Low is output from an OR circuit 39 every 2 ms (K), Hi is input to a PR terminal of a D flip-flop 42 (L). - 特許庁

オア回路２３，２４はリダンダンシ判定回路１１〜１４の出力のオア演算をとり、その演算結果を切替え回路７に出力する。例文帳に追加

An OR circuit 23 and an OR circuit 24 OR-compute outputs of the redundancy judgment circuits 11 to 14, and their computed results are output to a changeover circuit 7. - 特許庁

オア回路１１０６は、その判定信号とその動作検出信号に基づき、第２のモードでのデータの送受を制限する信号を生成する。例文帳に追加

An OR circuit 1106 is configured to generate a signal for restricting the transmission/reception of data in the second mode, based on the determination signal and the operation detection signal. - 特許庁

そして、オア回路６７は、第１の画素群データと、ビットシフト後の第２の画素群データとを合成する。例文帳に追加

An OR circuit 67 combines the first pixel group data with the second pixel group data after the bit-shifting. - 特許庁

オア回路３９から２ｍｓ毎にＬｏｗが出力されると（Ｋ）、Ｄフリップフロップ４２のＰＲ端子へＨｉが入力される（Ｌ）。例文帳に追加

When Low is outputted from an OR circuit 39 every 2ms (K), Hi is inputted to a PR terminal of a D flip-flap 42 (L). - 特許庁

オア回路３９から２ｍｓ毎にＬｏｗが出力されると、Ｄフリップフロップ４２のＰＲ端子へＨｉが入力される。例文帳に追加

When a low level signal is output at intervals of 2 ms from an OR circuit 39, a high level signal is input to a PR terminal of a D flip-flop 42. - 特許庁

オア回路３９から２ｍｓ毎にＬｏｗが出力されると（Ｋ）、Ｄフリップフロップ４２のＰＲ端子へＨｉが入力される（Ｌ）。例文帳に追加

When Low is outputted at every 2ms from an OR circuit 39 (K), Hi is inputted to the PR terminal of a D flip-flop 42 (L). - 特許庁

スキャンモード信号ＳＣＡＮ及び論理回路ＬＧＣの出力データが入力されたオア回路ＯＲを備え、このオア回路ＯＲの出力データに応じて出力バッファＢＵＦＡが出力禁止状態となるように制御されている。例文帳に追加

An OR circuit OR to which a scan mode signal SCAN and output data of a logic circuit LGC are input is provided, and the output Buffer BUFA is controlled in such a way as to be set at an output inhibition state according to output data of the OR circuit OR. - 特許庁

フィールド間引き制御回路４０は、フィールド間引き選択信号ＳＡ及び間引きオンオフ制御信号ＳＢが入力されたオア回路４１と、このオア回路４１の出力と垂直スタート信号ＳＴＶが入力されたアンド回路４２から構成されている。例文帳に追加

The field thinning control circuit 40 comprises an OR circuit 41 to which a field thinning selection signal SA and a thinning on/off control signal SB are inputted and an AND circuit 24 to which the output of the OR circuit 41 and a vertical start signal STV are inputted. - 特許庁

オン発生回路５、オア回路ＯＲ、インバータＩＮＶ、及びＰＭＯＳＱ４からなるＦＢ期間制限回路は、ＦＢ信号がフィードバックされる期間を、ＬＥＤアレイ２をオン駆動するＳＷ信号のＯＮ期間と、ＳＷ信号に基づいてオア回路ＯＲで生成された補充期間との論理和に制限させる。例文帳に追加

An FB period limiting circuit comprising an on generation circuit 5, an OR circuit OR, an inverter INV and PMOS Q4 limits a period of FB signal feedback to the logical sum of an ON period of an SW signal for driving an LED array 2 on and a supplementary period generated by the OR circuit OR on the basis of the SW signal. - 特許庁

この回路６４はインバータＩＮＶ及びオア回路ＯＲから成り、インバータＩＮＶには水平デコーダ５６からの画像位置調整信号ＰＨが入力され、その出力と遅延制御回路５５からの画像位置調整遅延信号ＰＨ１がオア回路ＯＲに入力され、その出力から水平色同期信号ＨＤＢを得る。例文帳に追加

This circuit 64 is consisting of an inverter INV and an OR circuit OR and a picture position adjusting signal PH from a horizontal decoder 56 is inputted to the inverter INV and a picture position adjusting and delaying signal PH1 from the output of the decoder and a delay control circuit 55 is inputted to the OR circuit OR and a horizontal color synchonizing signal HDS is obtained from the output of the circuit 64. - 特許庁

直流成分除去回路１，第１の比較回路２，第２の比較回路３，反転回路４，第１の微分回路５，第２の微分回路６およびワイヤードオア回路７を設ける。例文帳に追加

A DC component eliminating circuit 1, a first comparing circuit 2, a second comparing circuit 3, an inverting circuit 4, a first differentiation circuit 5, a second differentiation circuit 6 and a wired OR circuit 7 are installed. - 特許庁

作動流体を切り換える主弁部と、複数のシャトル弁を組み合わせたオア回路部とからなるインターロック用バルブの、メンテナンス性及び取り扱い性を高める。例文帳に追加

To enhance maintainability and handling property of an interlocking valve comprising a main valve unit to switch a working fluid and an OR circuit unit with a plurality of shuttle valves combined with each other. - 特許庁

選択器としてのオア回路３０は、照合回路ユニット１０、２０のうち一方から交番信号が入力されているときに、その交番信号を選択して出力する。例文帳に追加

When an alternate signal is input from one of the collation circuit units 10, 20, an OR circuit 30 as a selector selects and outputs the alternate signal. - 特許庁

液晶コントローラ１２のアドレスデコーダ１２１はアドレス信号ＡＤＲＳを入力してアドレスＡｘからノット回路１２２及びオア回路１２３を介してパラメータ設定レジスタ１２４へ制御信号を出力する。例文帳に追加

The address decoder 121 of a liquid crystal controller inputs an address signal ADRS, and outputs a control signal from an address Ax to a parameter setting resister 124 through a NOT-circuit 122 and an OR-circuit 123. - 特許庁

オア回路２３には、入力信号を遅延した遅延回路２１の出力信号とテスト信号入力端子ｔｅｓｔ2 に印加された信号とが入力される。例文帳に追加

An output signal from a delay circuit 21 delaying the input signal and a signal applied to a test signal input terminal test2 are given to the OR circuit 23. - 特許庁

第１のエクスクルーシブオア回路４０は、メモリへのデータ書き込み時に、メモリに収容されるデータのパリティ符号とメモリ内での収容アドレスに関連する監視パターンの排他的論理和を生成する。例文帳に追加

A first exclusive OR circuit 40 exclusively ORs the parity code of data stored in a memory 10 and a monitor pattern related to the storage address inside the memory when writing data to the memory 10. - 特許庁

エッジ検出回路７で赤外線入力１のエッジを検出し、このエッジ信号とシリアルデータとの論理和をオア回路８でとり、この論理和出力Ｘ（Ｚ）とタップ総数信号３とをＬＰＦ９へ入力する。例文帳に追加

An edge detection circuit 7 detects an edge of an infrared ray input 1 and an OR circuit 8 Ors the edge signal with serial data and an LPF 9 receives an OR output X(Z) and a tap total number signal 3. - 特許庁

レジスタ３の９ビット目の内容に応じた正負の一方の時点でカウンタ５のカウント値との一致の信号を出力するアンド回路８〜１１，オア回路１２を有する。例文帳に追加

AND circuits 8 to 11 and an OR circuit 12 are provided for outputting signals which agree with the count value of the counter 5 at one time of the positive, and the negative corresponding to the content of the ninth bit of the register 3. - 特許庁

そして、この合否判定結果からオア回路２１はＤＵＴ単位有効ＦＡＩＬ信号Ａ１を生成し、アンド回路２２によって測定モード対応ＦＡＩＬＡＮＤ信号Ａ２が生成される。例文帳に追加

An OR-circuit 21 generates a DUT unit effective FAIL signal A1 based on the determination result, and a measuring mode-corresponding FAILAND signal A2 is generated by an AND-circuit 22. - 特許庁

第２のエクスクルーシブオア回路４１は、メモリからのデータ読み出し時に、メモリから読み出した検査ビットとメモリ内での収容アドレスに関連する照合パターンの排他的論理和を生成する。例文帳に追加

A second exclusive OR circuit 41 exclusively ORs the check bit read out of the memory 10 and a collate pattern related to the storage address in the memory at the time of reading data out of the memory 10. - 特許庁

オア回路25は、m入力の論理和回路であり、冗長ワード選択信号RD1〜RDmの内1つでも「H」レベルとなった場合、ワード線選択禁止信号RDEが例えば「H」レベルで行デコーダ3へ出力される。例文帳に追加

An OR circuit 25 is the OR circuit of (m) inputs and when any one of redundant word select signals RD1-RDm becomes 'H' level, a word line selection inhibit signal RDE is outputted at 'H' level, for example, to a row decoder. - 特許庁

第５及び第６のアンド回路７１，７２の出力をオア回路８１に入力し、両アンド回路７１，７２のいずれかから”Ｈ”パルスが入力された際に”Ｈ”パルスを出力するように構成する。例文帳に追加

The error detecting apparatus is constituted in such a way that outputs of the fifth and sixth AND circuits 71, 72 are input to an OR circuit 81 and that, when the 'H' pulse is input from either the AND circuit 71 or the AND circuit 72, the 'H' pulse is output. - 特許庁

フィラメント電圧のいずれか一方でも寿命末期時の値になっていれば、オア回路ＯＲの出力は寿命末期時を示す値になる。例文帳に追加

If either of the filament voltage has become the value at the last stage of its life, the output of an or circuit OR will become value which indicates the time of the last stage of its life. - 特許庁

オア回路２１，２２はリダンダンシ判定回路１１〜１４の出力のオア演算をとり、その演算結果をリダンダンシカラムデコーダ２，３に出力する。例文帳に追加

An OR circuit 21 and an OR circuit 22 OR-compute the outputs of the redundancy judgment circuits 11 to 14, and their computed results are outputted to a redundancy column decoder 2 and a redundancy column decoder 3. - 特許庁

切替え回路７はメモリセルアレイ５の４つのＩＯ線を２つの組に分けて切替え動作を行い、オア回路２３，２４の演算結果に応じて対応する組に切替える。例文帳に追加

The changeover circuit 7 divides four IO lines of a memory cell array 5 into two sets so as to perform a changeover operation, and it changes over the IO lines to a corresponding set according to the computed results of the OR circuits 23, 24. - 特許庁

ＣＰＵ１１，１２がそれぞれ正常時に出力するクリア信号を微分回路１６，１７及びオア回路１８を通して異常検出素子１５に与え、異常検出素子１５からすべてのＣＰＵにリセット信号を与える。例文帳に追加

Clear signals respectively outputted by the CPU 11 and 12 at normal time are applied through differentiation circuits 16 and 17 and an OR circuit 18 to the abnormality detecting element 15 and reset signal is applied from the abnormality detecting element 15 to all the CPU. - 特許庁

オア回路１９ｃは、エンジン回転速度が第１所定回転速度以下ではアナログ出力を点火信号として出力すると共に、エンジン回転速度がこの第１所定回転速度を超えるとデジタル出力を点火信号として出力する。例文帳に追加

An or circuit 19c outputs analog output as ignition signal when rotation speed of the engine is below first predetermined rotation speed and outputs digital output as ignition signal when rotation speed of the engine exceeds the first predetermined rotation speed. - 特許庁

電力部４の出力端に接続された天絡検知回路１と地絡検知回路２と、天絡検知回路１と地絡検知回路２の出力に接続されその論理和を出力し電力部４の出力制御端子に接続されるオア回路３とによって構成した。例文帳に追加

This output protection circuit is configured with a floating detection circuit 1 and a grounding detection circuit 2 connected to an output terminal of a power section 4, and an OR circuit 3 which is connected to outputs of the floating detection circuit 1 and grounding detection circuit 2 to output a logical sum and is also connected to an output control terminal of the power section 4. - 特許庁

たるみ検知手段１６がオンすることにより、ダイオードＤ５およびダイオードＤ３のオア回路４２により、マイクロコンピュータ４１を介さずにバイパスし、マイクロコンピュータ４１の状態に関わらず、トランジスタＱ１をオンさせて同様にモータ３の駆動を停止させる。例文帳に追加

Because the sagging detecting means 16 is turned on, by an OR circuit 42 of a diode D5 and a diode D3, it is bypassed without going through the microcomputer 41, the transistor Q1 is made to be turned on, and the drive of a motor 3 is similarly stopped irrespective of a status of the microcomputer 41. - 特許庁

ユニキャスト用出力バッファ５−０〜５−ｍは出力調停部６−０〜６−ｍから出力許可を受信すると、蓄積された順序でパケットを対応するオア回路９−０〜９−ｍへ送出し、出力ポートへ出力する。例文帳に追加

Upon reception of permission to output from output mediation units 6-0 to 6-m, the unicast output buffers 5-0 to 5-m transmit the packets in the storage sequence to the OR circuits 9-0 to 9-m and also output the packets to the output port. - 特許庁

たとえば、セルアレイ選択トランジスタ１２ａ，１２ｂの各ゲートにつながるセルアレイ選択信号線ＳＴ０、および、セルアレイ選択トランジスタ１３ａ，１３ｂの各ゲートにつながるセルアレイ選択信号線ＳＴ１は、オア回路１５ａ，１５ｂを介して、セルアレイ選択回路１６に接続されている。例文帳に追加

For example, a cell array selecting signal line STO connected to each gate of cell array selection transistors 12a, 12b, and a cell array selection signal line ST1 connected to each gate of cell array selection transistors 13a, 13b are connected through OR circuits 15a, 15b to a cell array selection circuit 16. - 特許庁

オア回路１２３からの取り込み信号ＧＥＴを入力するレジスタ１２６の出力はレジスタ１２７、１２８へ出力され、このレジスタ１２７、１２８にはクロック信号ＣＬＫが入力され、このレジスタ１２８からの取り込み禁止信号ＮＧがレジスタ１２５へ送られる。例文帳に追加

The output of a resister 126 inputting an incorporated signal GET from the OR-circuit 123 is output to resisters 127, 128, a clock signal CLK is input to the resisters 127, 128, and a fetch prohibiting signal NG from the reister 128 is sent to the resister 125. - 特許庁

色抽出部によって検出された認識対象を表示する出力信号の立ち上がりをエッジ検出部５Ｒ，５Ｌで検出し、その出力を時間伸長部６Ｒ，６Ｌで伸長した後、エクスクルーシブ・オア回路７から２台のカメラの視差に応じた長さの信号を出力する。例文帳に追加

The rise of an output signal for displaying the recognizing object detected by the color extracting parts is detected by the edge detecting parts 5R, 5L, and after extending the output by the time extending parts 6R, 6L, a signal having the length corresponding to a parallax of the two cameras is outputted from an exclusive OR circuit 7. - 特許庁

インバータ回路１５の出力信号は排他的オア回路２１の出力信号により制御されるクロックド・インバータ回路１６を介してラッチ回路１７に供給され、このラッチ回路１７の出力信号に応じて内部回路１８が動作される。例文帳に追加

An output signal of the inverter circuit 15 is supplied to a latch cirucit 17 through a clocked inverter circuit 16 controlled by an output signal of the exclusive OR circuit 21, and an internal circuit 18 is operated in accordance with the output signal of the latch circuit 17. - 特許庁

したがって、スレーブ回路１２ｂの前でも論理処理を行うことができるため、オア回路ＯＲ２とマスタ回路１４ａを付加するだけの簡単な構成により、４分周、５分周、６分周を切り換え可能な分周回路を実現できる。例文帳に追加

Since logical processing is executed even before the slave circuit 12b, the frequency divider circuit that can select 1/4 frequency division, 1/5 frequency division and 1/6 frequency division can be realized with a simple configuration by only adding the OR circuit OR 2 and the master circuit 14a to the frequency divider circuit. - 特許庁

複数個から成るアンド回路１１〜２０より、複数の交通信号灯の一対の組み合わせの中で、原則的に同時点灯を不可とする全ての組み合わせについて同時点灯が行われた場合に異常信号を出力し、オア回路２１により各アンド回路１１〜２０から出力される複数の信号のうち、少なくとも一つのアンド回路から異常信号が出力されると、これを異常表示として検出する。例文帳に追加

This abnormal indication detecting method outputs an abnormality signal from plural AND circuits 11-20 when simultaneous lighting is performed concerning all of combination to originally disable simultaneous lighting among pairs of combination of plural traffic signals and when the abnormality signal is outputted from at least, one AND circuit among plural signals outputted from the respective plural AND circuits 11-20 by an OR circuit 2, this is detected as abnormal indication. - 特許庁