「内部レジスタ」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

ＣＰＵユニット（２）がいずれかのコネクタ（１３ａ〜１３ｄ）を介して機能ユニットにアクセスした際に異常レスポンスが検出されたときには、そのコネクタに関する内部レジスタ（１２）の記憶内容を参照すると共に、その記憶内容が「ユニット脱状態」であると判定されたときには、ユニット取り外し時に必要とされる処理を実行する。例文帳に追加

If an abnormal response is detected when a CPU unit (2) accesses a functional unit through either one of connectors (13a-13d), the PLC refers to stored content in an inner register (12) related to the accessed connector, and if it is determined that the stored content shows 'a unit detached state', the PLC executes processing required to detach the unit (2). - 特許庁

このソースプログラムをコンパイルして得られるオブジェクトプログラムを実行する中でＣＰＵがトレース命令を実行したときには、ＣＰＵは、その命令が指定する汎用レジスタ内のデータと、そのトレース命令の命令アドレスと、トレースコマンドとを、ＣＰＵとキャッシュユニット１１１との間に設けられた内部バス群１０に供給する。例文帳に追加

At the time of executing a certain trace instruction during the execution of an object program obtained by compiling the source program, a CPU 110 supplies data stored in a general register specified by the instruction, the instruction address of the trace instruction and a trace command to an internal bus group 10 arranged between the CPU 1 10 and a cache unit 111. - 特許庁

信号選択のためのシリアル通信を行わない時に、所定出力を出力することで、シリアル転送部分のレジスタを持たずに済み、デジタル信号処理部分（AD変換命令手段及びその変換命令メモリ）で面積削減により消費電力を抑えることが可能になり、シリアル転送回数が減少することで、IC内部の温度上昇を抑えることが出来る。例文帳に追加

The output of the predetermined output except during serial communication for signal selection can dispense with a register in a serial transfer part to allow an area reduction in the digital signal processing part (A/D conversion instruction means and conversion instruction memory) to reduce power consumption, and can reduce the number of serial transfers to suppress a rise in IC temperature. - 特許庁

スリープモードにおいては、ＲＴＣ内部における時計部が計時する現在時刻と設定レジスタに設定された復帰時刻とをコンパレータによって比較し、一致した場合に、コンパレータがＣＰＵに対して割り込み信号を発生せて、スリープモードを解除し、システム制御部の制御によって低電力モードから通常モードに復帰させる。例文帳に追加

In the sleep mode, a comparator compares a current time counted by a clock section in the RTC with the return time set to the setting register, when they are coincident, the comparator causes an interruption signal to the CPU to release the CPU from the sleep mode and the low power mode is restored to the normal mode under the control of the system control section. - 特許庁

表示制御装置（１００）内部の表示ＲＡＭ（１４０）への書込みデータ幅（ビット数）を、外部のマイクロプロセッサ（５３）などから供給される書込みデータ幅の整数倍とするとともに、表示ＲＡＭへの書込みデータを保持するラッチ回路（１６０）と動作モードを設定するレジスタとを設ける。例文帳に追加

The portable electronic equipment is provided with: a latch circuit 160 which makes the bit number of writing data width into the display RAM 140 in a display controller 100 an integral multiple of the writing data width supplied from an external microprocessor 53 or the like and holds a writing data into the display RAM; and a register for setting an operation mode. - 特許庁

不正防止回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、開始操作信号（不正開始操作信号Ｎ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。例文帳に追加

A fraudulence prevention circuit I is provided with the first counter 54 which updates its counter value per updating cycle of the internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of the start operation signal (illegal start operation signal N1) shifts to a different position. - 特許庁

チップ内蔵の組み合わせ回路、複数個の入力パッドおよび出力パッドと、複数個のＳＦＦから連続したシフトレジスタの各ＳＦＦの入力ピンおよび出力ピンがそれぞれ当該入力および出力パッドと直接または組み合わせ回路を介して接続し、出力パッドおよび入力パッドをチップ内部で接続してテストパスを構成する半導体集積回路装置を提供する。例文帳に追加

In this semiconductor integrated circuit devices, a combination circuit built in with the chip, plural input pads and output pads are connected to input pins and output pins of respective SFFs in shift resistors adjacently provided from the plural SFFs directly or via the combination circuit, and the input pads and the output pads are connected on the inside of the chip to constitute a test bus. - 特許庁

１／Ｎページ分のデータのメモリ領域を持つバンドメモリ１８に１／ＮづつアドレスをシフトさせながらＮ回のアクセスを繰り返すことでページ全体の描画データを書き込むためにアクセス制御用のアドレスデータがプロセッサ４１内部のＩ／Ｆブロック１３のレジスタ群１４〜１７により設定される。例文帳に追加

Address data for controlling access is set by a group of registers 14-17 of an I/F block 13 inside a processor to write plotting data of an entire page by repeatedly accessing a band memory 18 having a memory area of data of a 1/N page with shifting an address by every 1/N. - 特許庁

外部同期信号生成装置３０から撮像開始を示すＴＲＧ信号が出力されると、ＴＲＧシャッタブロック１４は、ＶＤＩ信号とＨＤＩ信号を生成してＣＣＤ駆動部１６に供給し、ＣＣＤ１２に撮像を開始させるとともに、撮像された画像信号をＣＣＤ１２の内部のレジスタに対して転送させる。例文帳に追加

When a TRG signal indicating the start of image pickup is outputted from an external synchronizing signal generation device 30, a TRG shutter block 14 generates a VDI signal and an HDI signal and supplies these signals to a CCD driving part 16 to allow a CCD 12 to start image pickup and transfer a picked-up image signal to a register in the CCD 12. - 特許庁

レジスタとセレクタを用いて、一つの回路を複数回使用することにより、同様な構成をもつ関数Ｆが繰り返し処理される構成を持ち、かつ関数Ｆがその内部により小さい処理要素の繰り返し構造を持つ場合に、暗号処理装置を効率的に構成し、回路規模の削減や消費電力の低下が可能となる暗号処理装置を得る。例文帳に追加

To obtain a cypher processor capable of reducing the scale of circuit and the power consumption by using one circuit plural times while using a register and a selector to constitute the cypher processor efficiently when functions F having the same constitution have a constitution to be repeatedly processed and they have the repeated structure of small processing elements. - 特許庁

データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置において、被制御デバイスからのデータの読み出しに要する時間を短縮できるとともに、書込み中に制御部から被制御デバイスに対するリード要求が発生した場合にも正しいデータを返送することができるようにする。例文帳に追加

To reduce time required for reading data from devices to be controlled, and to return correct data when a read request to the devices to be controlled occurs from a control section during write in a semiconductor-testing device including the control sections having a fast data transfer speed and the devices to be controlled having a slow data transfer speed while having a register or a memory in the inside. - 特許庁

出力回路１３は、マイクロコンピュータの内部回路１４からの信号φを外部機器に出力するための回路であり、出力回路１３の出力信号の立上り／立下り時間は、立上り／立下り時間可変データレジスタ１２に格納された乱数データに応じて、可変制御されるようになっている。例文帳に追加

An output circuit 13 is a circuit to output a signal ϕ from an internal circuit 14 of a microcomputer to an external device, and the rise/fall times of the output signal from the output circuit 13 are variably controlled in response to the random number data stored in the rise/fall time variable data register 12. - 特許庁

走査線用の液晶ドライバの各出力線が液晶表示パネルの走査線側の各電極と順次連続的に接続された単純マトリクス型の液晶表示器を駆動する場合において、上記走査線用の液晶ドライバに入力するスキャンシフトクロック信号に該液晶ドライバの内部シフトレジスタの動作可能な短い間隔のパルス信号を付加する。例文帳に追加

In driving a simple matrix liquid crystal display in which each output line of a liquid crystal driver for scanning line is successively continuously connected to each electrode on the scanning line side of the liquid crystal display panel; a short-spaced pulse signal, which is capable of operating the internal shift register of the liquid crystal driver, is impressed to a scan shift clock signal inputting the liquid crystal driver for scanning line. - 特許庁

半導体装置１は、テスト信号出力回路１１Ａ〜１１Ｄ、・・・が、パッドＰ１〜Ｐ５、・・・に所望の電位またはハイインピーダンス状態を与えるテスト用信号を出力し、レジスタ１２Ａ〜１２Ｄ、・・・が、パッドＰ１〜Ｐ５、・・・と内部回路１００とを接続する配線Ｌ１〜Ｌ５、・・・上の信号を取り込む。例文帳に追加

In this semiconductor device 1, test signal output circuits 11A to 11D, and ... output a test signal providing a desired potential or a high impedance state to pads P1 to P5, ..., and resisters 12A to 12D, ... input a signal on wirings L1 to L5, ... which connect the pads P1 to P5, ... with an internal circuit 100. - 特許庁

状態保持制御部１５４は、データ調停部１５２よるデータ転送系統の切替えに連動して、符号化部１７２や復号化部１７６の処理系統を時分割処理で切り替え、かつ、時分割処理のための処理中断時点のそれぞれの内部状態の情報を状態保持レジスタ１８２，１８６へ退避し復帰するように制御する。例文帳に追加

A state holding control part 154 switches the processing lines of the encoding part 172 and the decoding part 176, by time division processing, while interlocked with switching of a data transfer system by the data mediation part 152, and controls respective pieces of internal state information at the time when processing is interrupted for the time division processing, to be evacuated to state holding registers 182, 186, and to be restored. - 特許庁

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。例文帳に追加

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit. - 特許庁

受光素子アレイ１１の各列の受光素子１２０に対して１個のＡ／Ｄ変換器２１０を対応させたＡ／Ｄ変換器アレイ１３と、受光素子１２０と１対１に対応し、内部に画素の位置情報を保持する情報レジスタ４１０を有する演算素子４００からなる並列処理機構１４とを備えている。例文帳に追加

This high-speed visual sensor is provided with an A/D converter array 13 where one A/D converter 210 corresponds to a photodetector 120 of each array of a photodetector array 11 and with a parallel processing unit 14 consisting of an arithmetic element 400 having an information register 410 latching position information of a pixel in the inside and corresponding one to one to each photodetector 120. - 特許庁

第１空気吹出し口３と第２空気吹出し口４を上下２段に設けたベゼル１と、空気導入口９を有すると共にベゼルに連通する通風路を内部に形成してなるリテーナ２と、を備え、第１空気吹出し口と第２空気吹出し口及び通風路には可動ルーバーを設けない空気吹出調整用レジスタである。例文帳に追加

A register is provided for adjustment of blowing air comprising a bezel 1 having a first air blowing port 3 and a second air blowing port 4 in upper and lower stages and a retainer 2 having an air feeding port 9 and forming an aeration passage communicating with the bezel, wherein the first air blowing port, the second air blowing port and the aeration passage are not provided with a movable louver. - 特許庁

予備充電回路を内部に備え、信号供給線に駆動能力の小さい予備充電電源から予備充電を行う場合に、シフトレジスタの段数を必要最小限に留めながら、信号供給線上において予備充電電位とビデオ信号とが衝突するといった事態の招来を確実に回避することのできる表示装置のドライバ回路を提供する。例文帳に追加

To provide a driver circuit of a display apparatus which is equipped with a precharging circuit inside and can securely avoid a case wherein a precharging potential conflicts with a video signal on a signal supply line while the number of stages of shift transistors is held necessarily irreducible when the signal supply line is precharged by a precharging power source having small driving capacity. - 特許庁

マイクロコンピュータチップ１０内部に、論理アドレスから物理アドレスへの変換を行うＭＭＵ（メモリマネージメントユニット）４と、バストレース機能やバスブレーク機能を有するＤＢＧ（デバックユニット）３とを有するデバック機能内蔵型マイクロコンピュータにおいて、ＭＭＵ４の変換機能のオン、オフを切り替える設定レジスタ３２を設ける。例文帳に追加

The debug function-incorporated microcomputer, which has in a microcomputer chip 10 an MMU (memory management unit) 4 for converting a logical address to a physical address and a DBG (debug unit) 3 with a bus tracing function and a bus breaking function, has a setting register 32 for switching on or off the conversion function of the MMU 4. - 特許庁

転送エラーを検出すると、エラー監視部４０は、その転送エラーを発生させたバスマスタ毎に、その転送に関する情報をバス１０から取り込んで、バスマスタ毎に格納領域を有する内部のエラーレジスタ群に格納するとともに、ＣＰＵであるバスマスタ２０＿１に対してＮＭＩを起動させる。例文帳に追加

When detecting the transfer error, an error monitoring part 40 takes in information related to the transfer thereof from a bus 10 in each bus master generating the transfer error, stores it into an internal error register group having a storage area in each bus master, and starts an NMI to the bus master 20_1 that is a CPU. - 特許庁

パケット送受信部２８は、ある送信先に対する優先順位の低いコマンド系パケットの転送待ち状態で、他の送信先に対する優先度の高い応答系パケット又は内部レジスタアクセス系パケットを外部モジュール２４から受信した場合、転送待ち状態を撤回して優先度の高いパケットを送信する。例文帳に追加

In the transferring stand-by state of the command system packet of a low priority order to one transmission destination in the case of receiving the answering system packet of the internal register access system packet of high priority to other transmission destinations from an external module 24, the part 28 transmits the high-priority packet by releasing the transferring stand-by state. - 特許庁

指示回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。例文帳に追加

A command circuit I comprises a first counter 54 for updating the counter value in a cycle for updating of an internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of a reset signal Re (or a fraudulence reset signal Re1) is transferred to a different state. - 特許庁

通信チャネルインタフェース回路は、内部バス経由でレジスタ回路に設定された通信チャネルバッファ領域の定義情報に基づいて、通信チャネルバッファ領域から対応する通信チャネルに与える送信データを読み出し且つ通信チャネルから与えられる受信データを対応する通信チャネルバッファ領域に書き込む制御を行う。例文帳に追加

The communication channel interface circuit is configured to perform control for reading transmission data to be applied to the corresponding communication channel from the communication channel buffer area, and for writing reception data to be applied from the communication channel in the corresponding communication channel buffer area on the basis of the definition information of the communication channel buffer area set in a register circuit via the internal bus. - 特許庁

不揮発性半導体記憶装置チップ内部のステータスレジスタ（３２）に、チップの外部からアクセスが可能か否かを示すビット（Ｂ７）や、書込みが正常に終了したか否かを示すビット（Ｂ４）と共に、再度書込みを実行することで正常に書込みが行なえる可能性があるか否かを示すビット（Ｂ６）を設けるようにした。例文帳に追加

A status register (32) in a non-volatile semiconductor storage chip is provided with a bit (B7) indicating whether access from the outside of a chip can be performed or not, a bit (B4) indicating whether write-in is finished normally or not, and a bit (B6) whether normal write-in can be performed by performing write-in again or not. - 特許庁

金銭において、流通の過程や家庭において消毒・殺菌及び除菌をするという行為。加えて受け取って内部に挿入した現金及び一般通貨を消毒・殺菌及び除菌した上で再度金銭を渡す事ができるレジスター（金銭登録器＝大辞林・大辞泉による）や現金自動預払機を始めとする金銭授受に使用する機械。例文帳に追加

MONEY DISINFECTION, STERILIZATION AND BACTERIA ELIMINATION DURING CIRCULATION AND IN HOUSE, MACHINE INCLUDING CASH REGISTER CAPABLE OF DISINFECTING, STERILIZING CASH AND GENERAL CURRENCY RECEIVED AND INSERTED INSIDE TO DISPENSE THE CASH AND AUTOMATIC TELLER MACHINE USED FOR MONEY TRANSFER - 特許庁

データ転送制御装置３０は、シリアルバスを介してホスト側データ転送制御装置１０から受信したパケットを解析するリンクコントローラ１００と、インターフェース信号を生成して、インターフェースバスに出力するインターフェース回路１１０と、インターフェース回路１１０から出力されるインターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報が設定される内部レジスタ３５０を含む。例文帳に追加

The data transfer controller 30 includes a link controller 100 analyzing a packet received from the data transfer controller 10 at a host side via a serial bus, an interface circuit 110 generating an interface signal and outputting it to an interface bus, and an internal register 350 setting timing information for identifying change timing in a signal level of the interface signal which is output from the interface circuit 110. - 特許庁

データ転送制御装置３０は、シリアルバスを介してホスト側データ転送制御装置１０から受信したパケットを解析するリンクコントローラ４０と、インターフェース信号を生成して、インターフェースバスに出力するインターフェース回路１１０と、インターフェース回路１１０から出力されるインターフェース信号の信号形式を規定するためのインターフェース情報が設定される内部レジスタ３５０を含む。例文帳に追加

The data transfer controller 30 includes a link controller 40 analyzing a packet received from the data transfer controller 10 at a host side via a serial bus, an interface circuit 110 generating an interface signal and outputting it to an interface bus, and an internal register 350 setting up interface information to specify a signal type of the interface signal outputted from the interface circuit 110. - 特許庁

データ圧縮時に圧縮したデータを転送しないモードが設定された場合に、圧縮／伸長コア５０３がデスティネーションＦＩＦＯメモリ５０２を介してソースＦＩＦＯメモリ５０１に記憶されるデータに対して圧縮処理のみを継続して、圧縮されたデータ数を内部レジスタ５０６により計測して、圧縮されたデータをメモリに転送するデスティネーションＤＭＡの実行を制御する構成を特徴とする。例文帳に追加

When a mode wherein compressed data are not transferred is set in data compression, a compressing/expanding core 503 carries on only a compressing process for data stored in a source FIFO memory 501 through a destination FIFO memory 502, measures the number of compressed data by an internal register 506, and controls the execution of destination DMA(direct memory access) for transferring the compressed data to the memory. - 特許庁