「内部レジスタ」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

ＣＰＵ１０１は、画像処理装置１の動作モードを通常動作モードと省エネモードの間で双方に切り換えるにあたり、予め各ユニットが有する内部レジスタに書き込まれている情報をＢａｃｋ Ｕｐ ＳＲＡＭ１０５に書き込む。例文帳に追加

A CPU 101 writes information preliminarily written in an internal register of each unit to a Back Up SRAM 105 on switching the operation mode of the image processor 1 between a general operation mode and an energy-saving mode. - 特許庁

これらシフトレジスタ３並びに乗算器１３及び１４、更には累積加算器を、最終段のオペレータにのみ設ければ良いので、ＬＳＩ内部において多大な面積を占める乗算器と加算器とを共有し、レイアウト面積を縮小することができる。例文帳に追加

These shift register 3 and multipliers 13 and 14 and further cumulative adder need to be merely disposed only at the operator of the final stage, and therefore the device shares the multipliers and adders occupying enormous areas within an LSI and the layout area can be reduced. - 特許庁

入出力回路１４は、伝送路２から受信したデータをパケット化して、このパケット毎にシリアル番号を付けてＦＩＦＯ１５に転送し、ＦＩＦＯ１５に最後に転送したパケットのシリアル番号を内部レジスタに格納する。例文帳に追加

The input-output circuit 14 assembles the data received from the transmission line 2 into packets, transfers each packet attached with each serial number to the FIFO 15, and stores the serial number of the last packet transferred to the FIFO 15 in an internal register. - 特許庁

ＡＧＰデバイスの何らかの不具合によりＡＧＰバスによるアクセスが不可能になった状態でも、別のＣＰＵから内部レジスタへのアクセスを可能とし、状態確認により不具合要因を解除することが可能なＡＧＰバスシステムを提供する。例文帳に追加

To provide an AGP (advanced graphics port) bus system capable of accessing an internal register from another CPU and releasing discrepant factors by status confirmation in a state in which access by an AGP bus becomes impossible due to some malfunction of an AGP device. - 特許庁

前記内部制御回路（５４７）は、電源投入時またはシステムリセット時に、メモリ（１３４）から読み出された前記複数の階調特性データの中の１つの階調特性データを初期設定用の階調特性データとして前記制御レジスタ（４０）に書き込む。例文帳に追加

The internal control circuit 547 writes one gray level characteristic data of the plurality of gray level characteristic data read from the memory 134 as gray level characteristic data for initialization to the control register 40 in the power-on state or in resetting a system. - 特許庁

なお、初期値カウンタの値は内部レジスタで更新された後に（Ｓ４１〜Ｓ４４）、下位バイト上位バイトの順に初期値カウンタへセイブされるので（Ｓ４５，Ｓ４６）、更新後の初期値カウンタの値が本来の更新範囲外の値となることはない。例文帳に追加

After being updated in an internal register (S41-S44), the value of the initial value counter is saved into the initial value counter in the order from a low byte to an upper byte (S45 and S46) so that the value of the initial value counter after the update does not go beyond the original update range. - 特許庁

メモリカード３は、複数の記憶領域１１ａ、１１ｂ、１１ｃ、１１ｄ、……、予約領域に記憶領域の数を示すフラグを付加した少なくとも一つの内部レジスタ１２ａ、記憶領域の情報を制御するメモリカード・ホスト機器に対して、フラグを送信するコントローラ１０を備える。例文帳に追加

The memory card 3 is provided with a plurality of storage areas 11a, 11b, 11c, 11d and so on, at least one internal register 12a whose reservation area is added with a flag indicating the number of the storage areas and a controller 10 for transmitting the flag to the memory card host equipment for controlling the information of the storage areas. - 特許庁

すると、デバッグ制御部２は、この命令により、メモリＩ／Ｆ部１からメモリＩ／Ｆ部１が把握している、不具合発生時に外部メモリ８をアクセスしている内部ブロックと、そのアドレス領域とをレジスタ４に設定する。例文帳に追加

Then, a debugging control part 2 sets up an inner block grasped by the memory I/F part 1 and accessing the external memory 8 at the time of the occurrence of a trouble and the address area of the inner block from the memory I/F part 1 in the register 4 based on the instruction. - 特許庁

なお、初期値カウンタの値は内部レジスタで更新された後に（Ｓ４１〜Ｓ４４）、下位バイト上位バイトの順に初期値カウンタへセイブされるので（Ｓ４５，Ｓ４６）、更新後の初期値カウンタの値が本来の更新範囲外の値となることはない。例文帳に追加

After being updated in an internal register (S41-S44), the value of the initial value counter is saved in the initial value counter in the order from a low byte to an upper byte (S45 and S46) so that the value of the initial value counter after the update is eliminated from becoming a value outside the original update range. - 特許庁

そして、補正回路は、つぎに変更される予定の分周設定値に基づいて、内部リソースであるタイマ４の動作タイミング等を決める設定値の補正値をあらかじめ求めておき、その補正値を分周比の変更と同時に新たなタイミング設定値としてデータレジスタ５に格納する。例文帳に追加

Then a correcting circuit previously finds a correction value for the set value determining the operation timing, etc., of a timer as an internal resource according to a frequency division set value scheduled to be varied next and stores the correction value as a new timing set value in a data register 5 while the frequency division ratio is varied. - 特許庁

データ検索時に、制御部21から検索キーeが出力されると、エラー監視部22は内部のレジスタ23に検索キーeをセットし、CAM5は検索キーeと同一内容のデータが登録されているアドレスを検索結果fとして出力する。例文帳に追加

When a retrieving key e is output from a control part 21 during retrieving data, an error monitoring part 22 sets the retrieving key e in an inside register 23, the CAM 5 outputs an address in which data of the same content as the retrieving key e is registered as a retrieval result f. - 特許庁

モニタ回路２２は、プログラム内の予め設定された変数に対してＣＰＵコア２１による書き換え動作が発生する場合にその更新データ（変数値）を記憶し、自身の内部レジスタに保持している変数情報を所定の送信サイクルでデバッグＩ／Ｆ２３を介してデバッグツール１４に送信する。例文帳に追加

When a rewriting operation by the CPU core 21 occurs for the preset variables in a program, the monitor circuit 22 stores the update data(variable values), and transmits variable information stored in its own internal register through a debug I/F 23 to a debug tool 14 in a predetermined transmission cycle. - 特許庁

各レジスタブロック１−２__1 …１−２_n の各々は、マクロ機能ブロック１−１から／へのシリアル信号と、ＬＳＩ内部の各処理ブロックへ／からのパラレル信号とを変換するＳ／Ｐ変換手段及びＰ／Ｓ変換手段を備える。例文帳に追加

Each of respective register blocks 1-21 to 1-2n is provided with an S/P converting means and a P/S converting means for converting a serial signal from/to the macro function block 1-1 and a parallel signal to/from each of processing blocks inside an LSI. - 特許庁

一方、ＩＣカード３のクロック生成部３６において、ＰＬＬ回路４１は、外部クロック信号ＣＬＫを逓倍し、セレクタ４３およびクロックジェネレータ４５は、システム構成レジスタ４３の値に応じた逓倍率の内部クロック信号φをＣＰＵ３１へ供給する。例文帳に追加

Meanwhile, in the clock generating part 36 of the IC card 3, a PLL circuit 41 multiplies an external clock signal CLK, and a selector 44 and a clock generator 45 supply an internal clock signal ϕ of a multiplication factor corresponding to the value of the register 43 to the CPU 31. - 特許庁

クロック制御回路１１０は、ストップモード時に外部からＷａｋｅｕｐ信号３を受けると、Ｗａｋｅｕｐセレクトレジスタ１５に保持されている値にしたがって、クロック供給回路１０で出力された内部Ｃｌｏｃｋ４３を各機能ブロックへ供給するか否かを制御する。例文帳に追加

A clock control circuit 110 carries out control of whether or not to supply the internal Clock 43 outputted by the clock supply circuit 10 to each function block in accordance with the value held by the Wakeup select register 15 when it receives the Wakeup signal 3 from the outside during a stop mode. - 特許庁

不正防止回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、入賞信号（不正入賞信号Ｎ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。例文帳に追加

A fraudulence prevention circuit I is provided with the first counter 54 which updates its counter value per updating cycle of the internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of the prize winning signal (illegal prize winning signal N1) shifts to a different position. - 特許庁

レジスターや金庫等の手提げあるいは設置型金庫において、該金庫を設置する部位の磁石が吸着される金属材に内部よりＯＮ、ＯＦＦ操作して吸着固定できる永磁式吸着器具を設置して金庫を構成している。例文帳に追加

In a portable cash register, safe or the like or an installation type safe, the safe is constituted by installing a permanent magnet attraction appliance capable of being attracted and fixed by making ON/OFF operation from the inside to a metallic material to which a magnet of a site installing the safe is attracted. - 特許庁

開口を大きくできかつ内部が覗けず、フィルターの装着と交換が容易であり、通常の構造のままでファイアダンパーを容易に組み込むことができ、かつ設置後の点検，部品交換，清掃等が容易である換気ガラリ、換気レジスター及び給気孔組立体を提供する。例文帳に追加

To provide a ventlating louver, a ventilating register and an air supply hole assembly capable of enlarging an opening, unable to peep into the inside, capable of easily installing and replacing a filter, capable of easily incorporating a fire damper still in an ordinary structure and easy in an inspection after installation, the replacement of a part and cleaning. - 特許庁

空気吹出調整用レジスタには、空気吹出口１１，１２を有するベゼル１と、空気導入口を有すると共にベゼル１に連通する左通風路２１、中央通風路２２、右通風路２３を内部に形成してなるリテーナ２と、が設けられる。例文帳に追加

In the resistor for regulating air blow-off, a bezel 1 which has air blow-off ports 11, 12 and a retainer 2 which has an air introducing port and in which a left air passage 21, a central air passage 22, and a right air passage 23 communicating with the bezel 1 are formed, are installed. - 特許庁

その後、操作部３を介してユーザからパスワードが入力されると、外部メモリ１のフラッシュＲＯＭ２ｂに記憶されているプログラム及びデータレジスタの値をＰＬＣに送信して、ＰＬＣの内部メモリに記憶されているデータを書き換える。例文帳に追加

Thereafter, when a password is input from a user through an operation part 3, a value of a data register and a program stored in a flash ROM 2b of the external memory 1 are transmitted to the PLC, and data stored in an internal memory of the PLC are rewritten. - 特許庁

なお、初期値カウンタの値は内部レジスタで更新された後に（Ｓ４１〜Ｓ４４）、下位バイト上位バイトの順に初期値カウンタへセイブされるので（Ｓ４５，Ｓ４６）、更新後の初期値カウンタの値が本来の更新範囲外の値となることはない。例文帳に追加

Since the value of the initial value counter is updated by an internal register (S41 to S44) and then saved in the initial value counter in the order of low order byte and high order byte (S45, S46), the value of the updated initial value counter is not a value out of the original update range. - 特許庁

バックバイアス電圧又はポンプ電圧のレベルを検出して、基準レベルとの差が生じる時点を、一定時間、シフトレジスタを介してカウントすることにより、オシレータ周期を能動的に変化させ得る内部電圧発生回路を提供すること。例文帳に追加

To provide an internal voltage generating circuit which can vary oscillation periods actively by counting a time point at which differences from a reference level occur by detecting the level of a back bias voltage or a pump voltage for a predetermined time with a shift register. - 特許庁

そして、階調データの階調ビット数ｍが構成階調ビット数Ｍよりも小さい場合には、シフトレジスタ部１２は、予め内部データをリセットするとともに、ＳＣＬＫカウンタ１７は、カウント数が２^m回に達したタイミングで、カウント数をリセットする。例文帳に追加

When the gradation bit number m of the gradation data is smaller than the composite gradation bit number M, the shift register 12 resets interior data in advance, and the SCLK counter 17 rests the number of counts at timing in which the number of counts reaches 2^m times. - 特許庁

本発明は、投機的に実行した命令において発生した例外情報を、ＣＰＵ内部のレジスタ資源に依存することなく、比較的安価な構成でかつＣＰＵの処理能力を低下させることなく、確実に例外処理することができる情報処理装置を提供することを課題とする。例文帳に追加

To provide an information processor capable of surely executing exceptional processing for exceptional information generated by an instruction executed speculatively without depending upon a register resource in a CPU and reducing the throughput of the CPU by using comparatively inexpensive constitution. - 特許庁

ＳＩＢＣ２・３８からの割り込み信号はメモリの状態が満杯、ニアフル、空になった場合に発生し、ＳＩＢＣ２・３８内部に既知技術として装備されたレジスタで、その状態を区別できるようにＣＰＵ５０に入力する構成からなる。例文帳に追加

An interrupt signal from the SIBC2 (38) is generated when a memory becomes full, nearly full and empty, and is input to the CPU 50 so that a register provided in the SIBC2 (38) as a known technique can distinguish the above states. - 特許庁

コントロール回路２３の内部レジスタＨＧＲＥＳに、データクロックＣＬＫの周波数ｆを基に算出された、１水平走査期間における各信号ラインＬｓへの表示信号電圧の印加期間のクロック数を２進数化した８ビットデータが外部入力に従って設定される。例文帳に追加

The 8-bit data obtained by binary encoding of the clock number of the application period of a display signal voltage to each signal line Ls in one horizontal scanning period calculated on the basis of the frequency of the data clock CLK is set in an internal register HGRES of a control circuit 23 in accordance with the external input. - 特許庁

ディープスタンバイモードが解除され、複数の内部電源が“ＯＮ”したあと、レジスタ７から“ｅｂａｂｌｅ”信号である“Ｈｉｇｈ”レベルの信号が２入力ＮＯＲ回路ＮＯＲ１に入力され、外部リセット信号の指令は無効にされる。例文帳に追加

After a deep standby mode is canceled and a plurality of internal power sources are turned "ON", the signals of a "High" level which are "enable" signals are inputted from the register 7 to the 2-input NOR circuit NOR1, and the command of the external reset signals is invalidated. - 特許庁

ＡＧＰデバイスの何らかの不具合によりＡＧＰバスによるアクセスが不可能になった状態でも、内部レジスタへのアクセスを可能とし、状態確認により不具合要因を解除することが可能なＡＧＰバスシステムを提供する。例文帳に追加

To provide an AGP bus system capable of having access to an internal register and releasing a discrepant factor according to status confirmation in case that any access through an AGP (advanced graphics port) bus becomes impossible based on some malfunction of an AGP device. - 特許庁

したがって、ＴＡＰコントローラ１４をアイドル状態に遷移させる回数を制御することで、書き込み許可信号ＪＷｒＥｎを設定でき、第２のセレクタ６６を制御して必要な場合にのみ書き込み信号ＪＷｒにより内部レジスタ６０にデータを書き込むようにできる。例文帳に追加

The write enable signal JWrEn can be set by controlling the frequency of the transition of the TAP controller 14 to the idle state and data can be written to an internal register 60 with a write signal JWr only when necessary by controlling a 2nd selector 66. - 特許庁

また、表示データＤＡおよびデータ反転信号ＩＮＶは内部配線３１，３２を介して２段目以降のデータドライバにチップ間転送され、初段データドライバと同様に、表示データＤＡがデータレジスタ３４に取込まれる。例文帳に追加

Further, the display data DA and data inversion signal INV are transferred to data drivers of 2nd and succeeding stages through internal wires 31 and 32 from one chip to another, so that the display data DA are inputted to the data register 34 as well as the initial-stage data driver. - 特許庁

なお、初期値カウンタの値は内部レジスタで更新された後に（Ｓ４１〜Ｓ４４）、下位バイト上位バイトの順に初期値カウンタへセイブされるので（Ｓ４５，Ｓ４６）、更新後の初期値カウンタの値が本来の更新範囲外の値となることはない。例文帳に追加

Also, since the value of the initial value counter is updated in an internal register (S41-S44) and then saved to the initial value counter in the order of a low-order byte and a high-order byte (S45, S46), the value of the initial value counter after the updating does not become a value out of an original updating range. - 特許庁

内部に流量積算歯車機構部５と、指示部６とを有するレジスターボックス４の上面を覆うガラス板７をシールする一体ガスケット８は、プラスチックのリング状平板部８１ならびにそれと一体に取り付けられたゴム等の弾性体８２とからなっている。例文帳に追加

The integral gasket 8 sealing the glass plate 7 covering an upper surface of the resister box 4 having a flow accumulating gear mechanism part 5 and an indicating part 6 therein is composed of a plastic ring shaped flat plate part 81 and an elastic body 82 such as rubber integrally attached therewith. - 特許庁

次いで、通信制御部１２は、ネットワーク制御部１０が通信可能な速度と、速度設定内部レジスタ１１に記憶されている外部機器が通信可能な速度に基づいて、双方とも通信可能である最も遅い速度を設定する。例文帳に追加

Next, the communication control part 12 sets the lowest speed at which both the network control part 10 and the external equipment can communicate based on the speed at which the network control part 10 can communicate and the one at which the external equipment which is stored in the speed setting internal register 11 can communicate. - 特許庁

コンピュータ本体１０は、文書等の一連のデータ上における貼り付け位置が入力装置１２により表示装置１４の表示画面上で任意に指定されると、その位置を内部メモリ１０Ａのペースト位置情報レジスタ２８にセーブする。例文帳に追加

When the pasting position on a series of data of a document or the like is arbitrarily specified on the display screen of a display device 14 by an input device 12, a computer main body 10 saves the position in the paste position information register 28 of an internal memory 10A. - 特許庁

ＥＰＲＯＭ３０にトリミングデータが記憶される前は、外部入力端子４２，４４に入力されるＣＯＮＴ１信号及びＣＯＮＴ２信号に従って一時記憶用ＲＡＭ３２内の内部レジスタを変更し、センサ素子１６の出力信号を粗調トリミングする。例文帳に追加

Before the trimming data are stored to EPROM 30, the inner register of the inside of RAM 32 for temporary memory in accordance with a CONT1 signal and a CONT2 signal input to the outer input terminals 42, 44 is modified and the output signal of a sensor element 16 is roughly trimmed. - 特許庁

再構成可能論理デバイスは、固定領域と、コンフィグメモリの内容を書換えることで論理や配線を変更することができるロジック領域と、デバイスに固有のＩＤを保持する内部記憶と、秘密鍵を格納する鍵レジスタとを備える。例文帳に追加

The reconfigurable logic device includes a fixed region, a logic region in which logics or wiring can be changed by rewriting the content of a configuration memory, an internal memory retaining a specific ID of the device, and a key register storing a secret key. - 特許庁

ＧＰＳ受信機において行われる受信信号中の拡散コードと内部コードとの同期の確立は、シフトレジスタを用いて、拡散コードと内部コードとの相関を求めるコード相関処理を、内部コードを１チップ分ずつシフトしながら逐次実行し、ピークを検出することに基づいて行われる。例文帳に追加

The establishment of synchronization of a spreading code with an internal code in a received signal performed in a GPS receiver is performed on the basis of detecting a peak by using a shift register to sequentially execute a code correlation processing for calculating a correlation between the spreading code and the internal code while shifting the internal code by one chip at a time. - 特許庁

本発明は半導体メモリ装置に関し、より詳しくは拡張モードレジスタセッティング時に内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する制御信号を発生してチップの動作速度及びtWRを容易に調節することができる技術を開示する。例文帳に追加

To disclose technology capable of easily adjusting an operating speed and a tWR (time to write recovery) of a chip by generating a control signal for regulating a potential of an internal power source voltage of an internal circuit when the internal circuit enters into a specific mode for high-speed operation, more detailedly in setting an extended mode register about a semiconductor memory device. - 特許庁

画像処理モジュール２の画像処理パラメータＤＭＡＣ５の画像処理パラメータ用のディスクリプタ情報を設定する内部レジスタに、そのディスクリプタ情報を制御部１が直接レジスタ設定するのではなく、一旦メモリ３に置いてからＤＭＡ処理によって画像処理モジュール２が読み込むようにしているので、制御部１のＣＰＵ負荷の低減と画像処理に要する処理速度の向上が可能になる。例文帳に追加

Descriptor information for image processing parameters of an image processing parameter DMAC 5 in an image processing module 2 is not directly set to an internal register by a control part 1 but is read through DMA processing by the image processing module 2 after being temporarily stored in a memory 3, whereby the load on the CPU in the control part 1 can be reduced and a processing speed of image processing can be increased. - 特許庁

レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。例文帳に追加

The semiconductor device comprising an internal circuit that uses a DLL clock outputted from a register control DLL, includes a means for generating clock enable signals for enabling or disabling the DLL clock applied to the internal circuit, in response to an operation signal and a non-operation signal for the semiconductor device. - 特許庁

そして、ある動作ブロックの内部状態信号４とその動作ブロックに該当するブロック番号８が設定された動作モードレジスタに設定された内部状態設定９とが一致したら設定されている動作モード設定１０に従って、クロック制御部３へ該当する動作ブロックに対応するクロック動作指示５を出力する。例文帳に追加

Then, when the inside condition signal 4 of a certain operation block and the block number 8 pertinent to the operation block are matched with the inside condition setting 9 set in the set operation mode register, a clock operation instruction 5 corresponding to the operation block is outputted to a clock control part 3 according to a set operation mode setting 10. - 特許庁

それにより、所望とする周波数範囲内であると共に許容されるデバイス数を超えない限り、周波数の高低によらず且つデバイス搭載数によらず、レジスタ内部におけるラッチ動作に関し、ＤＬＬによって生成された内部クロック信号ｉｎｔＣＬＫに対して十分なセットアップタイム及びホールドタイムを確保することができる。例文帳に追加

Thus, sufficient setup time and hold time are secured to an internal clock signal intCLK generated by DLL(Delay Locked Loop) regarding a latch operation inside the register without depending high/low of frequency and the number of mounted devices if the frequency is within the desired range and unless the permitted number of devices is exceeded. - 特許庁

内部バス情報取得方法において、問題となるメモリアクセスについての処理対象アドレスを割り込み処理プログラムを実行してレジスタに設定するステップ（ＳＴ１）と、アドレスが一致したことをトリガとして、内部バス上に出力された情報をラッチするステップ（ＳＴ３）と、ラッチされた情報を読み取るステップ（ＳＴ４）とを有する。例文帳に追加

This method for acquiring internal bus information comprises a step ST1 for setting an address to be processed in a register by executing an interrupting processing program for a target memory access, and a step ST3 for latching information outputted to an internal bus by using the coincidence of the addressed as trigger, and a step ST4 for reading the latched information. - 特許庁

レジスタ制御ディレイロックループ及びそこから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。例文帳に追加

The semiconductor device having a register control delay lock loop and an internal circuit using a DLL clock outputted from it is provided with a means for generating a clock-enable signal enabling and disabling the DLL clock applied to the internal circuit responding to an activation signal and a non-activation signal for the semiconductor device. - 特許庁

更に、デコーダは、前記レジスタの少なくとも１つにおいて、並列処理の多数のレーンをレーンサイズに基づいて定義するように処理ロジックを制御することができると共に、処理ロジックは、並列処理の各前記レーン内部のデータ要素に対するデータ処理操作を並列に実行することができる。例文帳に追加

Further, the decoder is operable to control the processing logic to define, based on the lane size, a number of lanes of parallel processing in at least one of the registers, and the processing logic is operable to perform, in parallel, a data processing operation on the data elements within each lane of parallel processing. - 特許庁