「拡散形トランジスタ」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

本発明における光半導体集積回路装置の製造方法では、ＮＰＮトランジスタ２１のＮ＋型の浸み出し領域３８とホトダイオード２２のＮ＋型の拡散領域３９とを別工程で形成することに特徴がある。例文帳に追加

The method for manufacturing the optical semiconductor integrated circuit device comprises the steps of separately forming an n^+-type exudated region 38 of a pnp transistor 21 and an n^+-type diffused region 39 of a photodiode 22. - 特許庁

静電保護素子においてはコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備え、ＭＯＳトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止する。例文帳に追加

To include an impurity diffusion region having a low impurity concentration and a deep junction depth immediately below a contact in an ESD protection element, and to prevent contact penetration in an MOS transistor due to static electricity without increasing a formation area in an MOS transistor. - 特許庁

ドナー拡散領域２１及び２０は重ね合わせられて、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９が形成される。例文帳に追加

The donor diffusing regions 21 and 20 are stacked to form an N-type well 19 constituting a channel region of the P-type MOS transistor 7. - 特許庁

従来のパラメータの取得方法は、それまでのチャネル及び拡散層下にまでｐウェルが形成されたトランジスタを想定したモデルをそのまま援用したものであるため、再現性に限度がある。例文帳に追加

In a conventional method for acquiring parameters, since a model has been served assuming a transistor in which a p-well is extended to a channel and the lower part of a diffusion layer, the repeatability bas limits. - 特許庁

半導体装置を構成するＭＯＳトランジスタにおいて、ゲート電極３の端部でソース・ドレイン拡散層５とオーバラップする領域にゲート絶縁膜２よりも膜厚の厚いバーズビーク絶縁膜４が形成される。例文帳に追加

In the MOS transistor, constituting a semiconductor device, bird's beak insulating films 4 having film thicknesses larger than that of a gate insulating film 2, are formed in regions where the end sections of a gate electrode 3 overlap source/drain diffusion layers 5 under the end sections. - 特許庁

トランジスタの拡散領域と素子分離領域との境界からなる段差部分に起因したゲート寸法の変形を防止する有効な補正パターンを簡便に生成できるようにする。例文帳に追加

To easily form a correction pattern effective for preventing the deformation of a gate size occurring in the level difference portion consisting of a boundary between the diffusion region and element separation region of a transistor(TR). - 特許庁

このＭＯＳトランジスタ１１０の静電気保護回路として、そのドレインが第２の素子分離領域１４０により分離され、第１，第２のＮ型拡散領域１１４，１５０が形成されている。例文帳に追加

A drain of the transistor 110 is separated from the transistor 110 by a second element isolation region 140 as an electrostatic protective circuit of this transistor 110, and first and second N-type diffused regions 114 and 150 are formed in the substrate 100. - 特許庁

ソース、ドレイン拡散層４３の一方を共有しゲート電極が一方向に連続するワード線となるようにトランジスタを形成し、その表面をＢＰＳＧ膜５１で平坦化する。例文帳に追加

Transistors are formed so that the transistors possess jointly the diffused layer on one side of source and drain diffused layers 43 and gate electrodes are respectively formed into a word line continueing in one direction and the surfaces of the transistors are flattened with each BPSG film 51. - 特許庁

ビット線寄生容量Ｃｋ１は、ビット線ＢＬと低電位側電源（接地電位）の間に形成される寄生容量であり、隣接ビット線間の容量やメモリセルトランジスタの拡散層容量などから構成される。例文帳に追加

The bit line parasitic capacitance Ck1 is the parasitic capacitance formed between the bit line BL and low voltage power supply (ground potential), and consists of a capacitance between adjacent bit lines and a diffusion layer capacitance of memory cell transistors. - 特許庁

本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。例文帳に追加

As a result, more size reduction of a semiconductor integrated circuit device can be achieved. - 特許庁

第２の活性領域１０２においては、ロジックゲート電極１１２の上面及びロジックトランジスタの不純物拡散層１１４の上面にシリサイド層１１５が形成されている。例文帳に追加

In a second active region 102, silicide layers 115 are formed on the top surfaces of a logic gate electrode 112 and of a logic transistor impurity-diffused layer 114. - 特許庁

Ｐ型基板１０１上にＰウェル１０２、Ｎウェル１０３、分離酸化膜１０４、拡散層１０５、ゲート１０６を設けてトランジスタ素子が形成される。例文帳に追加

On a p-type substrate 101 are provided p-wells 102, n-wells 103, an isolation oxide film 104, a diffused layer 105 and gates 106 to form transistor elements. - 特許庁

第２ドレイン領域２２Ｂは、半導体基板１０上に形成されたｐチャネルＭＯＳトランジスタのチャネルストップ領域３１（図３参照）と同一の導電型の不純物濃度および拡散深さを有している。例文帳に追加

The second drain region 23B has the same impurity concentration and diffusion depth of a conductive type as that of a channel stop region 31 (see Fig. 3) of a p-channel MOS transistor formed on a semiconductor substrate 10. - 特許庁

論理部Ａ２およびＩ／Ｏ部Ａ３では、ＭＩＳトランジスタの拡散領域１２ｂ上の高誘電率絶縁膜７を除去して、その表面に低抵抗のシリサイド層１４を形成する。例文帳に追加

At a logic part A2 and an I/O part A3, a high dielectric-constant film 7 on a diffusion area 12b of the MIS transistor is removed and a silicide layer 14 with low resistance is formed on its surface. - 特許庁

第２の一般化された実施形態において、薄膜トランジスタ及び金属−絶縁体−金属キャパシタが浮遊拡散部の代わりに用いられ、キャリア基板の上の誘電体分離金属スタック内に遮蔽された状態で配置される。例文帳に追加

In a second generalized embodiment, a thin film transistor and a metal-insulator-metal capacitor are used in place of the floating diffusion region, and are arranged, shielded in a dielectric-isolated metallization stack over a carrier substrate. - 特許庁

ＰＭＯＳＦＥＴはＳｉ基板１０の表面にトランジスタのソース又はドレインであるｐ^+ 拡散層１８に挟まれて圧縮歪みＳｉ−Ｇｅチャネル層１９が形成されている。例文帳に追加

A PMOSFET is equipped with a compressive strain Si-Ge channel layer 19 which is sandwiched in between P+ drain/source diffusion layers 18 is formed on the surface of the Si substrate 10. - 特許庁

互いに並列接続された複数のトランジスタ素子をＰ型基板８上に形成し、これらを取り囲むようにウェルコンタクト１をＰ型拡散層により構成する。例文帳に追加

A plurality of transistor elements connected in parallel with each other are formed on a p-type substrate 8, and a well contact 1 is configured of a p-type diffusion layer so as to surround them. - 特許庁

そして、ゲート構造６及び第２のサイドウオール１８をマスクとして高耐圧ＭＯＳトランジスタの高濃度拡散領域１９を形成する。例文帳に追加

Then, the high-concentration diffusion region 19 of a high breakdown MOS transistor is formed with the gate structure 6 and the second side wall 18 as a mask. - 特許庁

本発明は、ＣＭＯＳ型ＳＲＡＭメモリセルにおいて、拡散領域の加工形状が変動しにくく、その結果としてトランジスタの特性ばらつきが少なく、高集積化が可能な半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor storage that prevents a machined shape in a diffusion region from varying easily for reducing variation in the characteristics of a transistor, and can achieve high integration in a CMOS-type SRAM memory. - 特許庁

ゲート側壁構造を有するＭＯＳ電界効果トランジスタにおいて、ソース−ドレイン拡散層を極めて浅く形成しショートチャネル効果を抑制できる半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device in which, related to an MOS field effect transistor comprising a gate sidewall structure, a source/drain diffusion layer is formed very thin to suppress short- channel effect. - 特許庁

ＤＭＯＳ型トランジスタの領域では、図示しないレジストとゲート電極１４をマスクとしてＰ^+ 型ボディー拡散層１５表面に低濃度Ｎ型不純物を導入してなるＮ^- 型のオフセット領域１７を形成する。例文帳に追加

In the area of the DMOS transistor, an N- type offset area 17 where a low concentration N- type impurity is introduced to the surface of a P+ type body diffusion layer 15, with a resist and a gate electrode 14, not shown, as a mask is formed. - 特許庁

ＮＭＯＳＦＥＴは、Ｓｉ基板１０の内部にトランジスタのソース又はドレインであるｎ^+ 拡散層１１に挟まれてＳｉ−Ｇｅ層１２が形成されている。例文帳に追加

An NMOSFET is equipped with an Si-Ge layer 12 sandwiched in between N+ drain/source diffusion layers 11 formed inside an Si substrate 10. - 特許庁

第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。例文帳に追加

The gate G_MT of the memory transistor MT is formed with a MONOS structure on the second body region 106 so as to straddle the second body region 106 and the first impurity diffusion layer 104. - 特許庁

高電圧用トランジスタの製造方法においてシリコン窒化膜を不純物注入時に防護膜とすることによってスペース酸化膜を形成しなくてもソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造とし一度のパターン工程及びイオン注入工程により安定した二重拡散構造のソース／ドレイン拡散領域を形成する。例文帳に追加

To provide a high-voltage transistor whose source/drain diffusion region can become a double diffusion drain junction structure, without forming a space oxide film by using a silicon nitride film as a protection film at impurity implantation, and for which the source/drain diffusion region of a more stabilized double diffusion structure can be formed by a one-time pattern process and an ion implantation process. - 特許庁

リダンダンシー回路のフューズとして、Ｃｕよりも層間絶縁膜中における拡散係数の小さいＡｌまたはＡｌ合金からなるフューズ６ｆを用いることによって、飛散したフューズ材料がシリコン基板１に形成されたトランジスタにまで拡散することを防止する。例文帳に追加

By using a fuse 6f, formed of Al or an alloy of Al exhibiting a smaller diffusion coefficient than Cu as fuse for a redundancy circuit, splashed fuse material is prevented from diffusing up to transistors formed on a silicon substrate 1. - 特許庁

アクティブ領域Ｒ１’には、トランジスタのソース又はドレインとなるＮ型の第１の拡散領域４８と、Ｐ型の半導体５２よりも不純物濃度が高く、Ｐ型の半導体５２に電位を供給するためのＰ型の第２の拡散領域７１とが形成されている。例文帳に追加

The active region R1' includes an N-type first diffusion region 48 serving as a source or drain of a transistor, and a P-type second diffusion region 71 having a higher impurity concentration than the P-type semiconductor 52 and supplying a potential to the P-type semiconductor 52. - 特許庁

液相法を用いて形成され、さらに拡散による不都合を解消するとともに、平坦性をも有した金属配線とその製造方法、さらには拡散や平坦性の低下に起因する特性の低下を防止した薄膜トランジスタと、これを備えた電気光学装置、電子機器を提供する。例文帳に追加

To provide a metal wiring and a method of manufacturing the same employing liquid phase method for dissolving further a trouble due to diffusion while having flatness, a thin film transistor prevented from the deterioration of characteristics caused by diffusion and the deterioration of the flatness, and an electro-optical device and an electronic apparatus which are equipped with the thin film transistor. - 特許庁

ブロック絶縁膜の形成に伴う素子分離絶縁膜中への不純物拡散を抑制することができ、且つ素子分離絶縁膜中への酸化剤の拡散に起因するトンネル絶縁膜のバーズビーク発生を抑制することができ、メモリセルのトランジスタ特性の劣化を防止する。例文帳に追加

To prevent impurities from diffusing into an element isolation insulating film when a blocking insulating film is formed, and to suppress a bird's beak from occurring at a tunnel insulating film due to the diffusion of an oxidant into the element isolation insulating film, thereby preventing transistor characteristics of a memory cell from being deteriorated. - 特許庁

ｐ型不純物を有するエミッタ拡散層１４と、ｐ型不純物を有するコレクタ拡散層１３とが半導体基板（ｐ^−型基板１０）の面内方向にベース領域であるｎ^−型エピタキシャル層１２を介して配設されてなる横型ＰＮＰトランジスタを形成する。例文帳に追加

A lateral PNP transistor is formed in such a manner that an emitter diffused layer 14 having a p-type impurity and a collector diffused layer 13 having a p-type impurity are arranged via an n^--type epitaxial layer 12 of a base region in a planar inward direction of a semiconductor substrate (p^--type substrate 10). - 特許庁

シリコン基板１０１に、シリコン窒化膜パターン１０７、多結晶シリコン膜パターン１０８をマスクにして、不純物１１０を導入し、ＭＯＳ型トランジスタのソース領域、及びドレイン領域の位置に、Ｎ型の高濃度不純物拡散層（Ｎ^+型拡散層１１１、１１２）を形成する。例文帳に追加

The impurities 110 are introduced into a silicon substrate 101 using a silicon nitride film pattern 107 and a polycrystal silicon film pattern 108 as a mask, a high concentration impurity diffusion layers of an N type (N^+ type diffusion layers 111, 112) are formed at positions of a source region and a drain region of the MOS transistor. - 特許庁

半導体基板１００及びＮウェル１１０に形成される各ＭＯＳトランジスタＴ１，Ｔ２のバックゲートに相当する拡散領域１１２，１２２を、それぞれ隣接するソース領域１１１Ｓ，１２１Ｓと同一導電型の拡散領域とする。例文帳に追加

Diffusion areas 112, 122 corresponding to the back gates of the respective MOS transistors T1, T2 formed on both a semiconductor substrate 100 and an n-well 110 are used as those having the same type of conductivity as that of the adjacent source areas 111S, 121S. - 特許庁

静電保護素子のバイポーラトランジスタの放電電流が主に基板表面に対して縦方向となるように、シャロートレンチ分離体１６よりも深い位置に、エミッタ拡散層として、Ｎ^+拡散層１５、Ｎウエル１４及び深いＮウエル１１を形成する。例文帳に追加

An N+ diffused layer 15, an N well 14, and a deep N-well 15 are formed in a position deeper than a shallow trench isolation region as an emitter diffused layer so that the discharge current of a bipolar transistor of a static protective element flows mainly vertically to the substrate surface. - 特許庁

各トランジスタ素子は、Ｎ型拡散層により構成されたドレイン４及びソース５と、ドレイン４とソース５との間のチャネル領域上に形成されたゲート３と、ドレイン４に隣接する位置にＰ型拡散層により構成されたウェルコンタクト１とを有する。例文帳に追加

Each of transistor elements comprises a drain 4 and a source 5 configured with a n-type diffusion layer, a gate 3 formed on a channel region between the drain 4 and the source 5, and the well contact 1 configured of a p-type diffusion layer at a position adjacent to the drain 4. - 特許庁

半導体装置１に備わるバイポーラ型トランジスタ１０のベース拡散層１２を形成する際に、Ｎ型エピタキシャル層１３のベース拡散層１２となるべく予め定められる領域に対して、加速エネルギとドーズ量とを変化させ、複数回に分けて不純物イオンを注入する。例文帳に追加

When a base diffusion layer 12 for a bipolar type transistor 10 formed to the semiconductor device 1 is formed, acceleration energy and a dosage are changed to a prearranged region as a base diffusion layer 12 for an n-type epitaxial layer 13, and impurity ions are implanted at a plurality of times. - 特許庁

半導体基板１上に、エピタキシャル層２、ベース拡散層５、ベース接続層４、エミッタ拡散層６からなるｎｐｎ型バイポーラトランジスタＢｉｐ１と、前記半導体基板１上に、前記エピタキシャル層２、アノード層３からなるｐｎ接合ダイオードＤ１とを形成する。例文帳に追加

An npn-type bipolar transistor Bip1 consisting of an epitaxial layer 2, a base diffusion layer 5, a base connection layer 4 and an emitter diffusion layer 6, and a pn-junction diode D1 consisting of the epitaxial layer 2 and an anode layer 3 are formed on a semiconductor substrate 1. - 特許庁

第１導電型の半導体基板１上に形成されたＭＯＳ型トランジスタのドレインが、ゲート電極１２に近い側から順に、第２導電型の第１の低濃度拡散層１４と、第２導電型の第１の高濃度拡散層１９と、第２導電型の第１の低濃度拡散層２１と、第２導電型の第２の高濃度拡散層１８とを備える。例文帳に追加

The drain of an MOS transistor formed on a first conductivity type semiconductor substrate 1 comprises a second conductivity type first lightly doped diffusion layer 14, a second conductivity type first heavily doped diffusion layer 19, a second conductivity type first lightly doped diffusion layer 21, and second conductivity type second heavily doped diffusion layer 18 formed sequentially from the side close to a gate electrode 12. - 特許庁

次に、Ｎウェル抵抗素子形成領域及びＰ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、Ｎウェル抵抗素子形成領域におけるＳＴＩ１２の直下域にＮ型ウェル１４を形成すると共に、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２０を形成する。例文帳に追加

Next, an N-type well 14 is formed in the region just under the STI 12 in the N-type well resistance element forming region, and a donor diffusing region 20 is also formed in a P-type MOS transistor forming region by doping the donor in the N-type well resistance element forming region and the P-type MOS transistor forming region. - 特許庁

ＮＰＮトランジスタ１０と共に同一シリコン基板３０上に形成されるＮＭＯＳトランジスタ２０のソース領域２４およびドレイン領域２５を形成する際同一工程で高濃度領域１５を形成することができるので、高濃度領域１５を形成するための専用の拡散工程を省き、少ない工程数で半導体装置１を製造することができる。例文帳に追加

When forming a source region 24 and a drain region 25 of an NMOS transistor 20 formed on the same silicon substrate 30 along with the NPN transistor 10, a high-concentration region 15 can be formed in the same process, thus excluding an exclusive diffusion process for forming the high-concentration region 15, and manufacturing a semiconductor device 1 with a small number of processes. - 特許庁

半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。例文帳に追加

A semiconductor device is the PMOS transistor formed on an active region 104 of a semiconductor substrate 101 isolated by an element isolation region 102, and the PMOS transistor has a gate insulating film 105b formed on the active region 104, a gate electrode 106b formed on the gate insulating film, a sidewall 108b, and a source/drain diffused layer region 107b. - 特許庁

ＭＯＳトランジスタの低濃度拡散層形成のためのサイドウォール状のオフセットスペーサーを形成する際の半導体基板表面の後退を抑え、かつオフセットスペーサーの形成ばらつきを抑えることにより、トランジスタ特性の劣化を抑制することが可能な半導体装置の製造方法を提供する。例文帳に追加

To provide a method of manufacturing semiconductor device in which a deterioration of transistor characteristics is suppressed by controlling the retreat of substrate surface of the semiconductor device when forming a sidewall-like offset spacer to form a low concentration diffusion layer of a MOS (metal oxide semiconductor) transistor, and by controlling a variation of forming an offset spacer. - 特許庁

絶縁層１０３上に半導体層５が積層されてなるＳＯＩ領域と、下地が基板のみからなるバルク領域とを同一の半導体基板１０１に備え、バルク領域に形成されたバルクトランジスタ１０と、ＳＯＩ領域に形成されたＳＯＩトランジスタ２０との間の半導体基板１０１に電位固定用の不純物拡散層９１を備える。例文帳に追加

An SOI region obtained by laminating a semiconductor layer 5 on an insulating layer 103 and a bulk region where an underlayer is composed of only a substrate are provided on a same semiconductor substrate 101, and an impurity diffusion layer 91 for fixing a potential is provided in the semiconductor substrate 101 between a bulk transistor 10 formed in the bulk region and an SOI transistor 20 formed in the SOI region. - 特許庁

ＬＣＤドライバＩＣ１４（半導体装置）は、トランジスタ素子３１と、トランジスタ素子３１を電気的に分離するためのＳＴＩ分離層３２と、ＳＴＩ分離層３２及び拡散領域４３上に跨って形成されたゲート配線３４と、ゲート配線３４とＳＴＩ分離層３２との間に形成された絶縁膜４１とを有する。例文帳に追加

An LCD driver IC 14 (semiconductor device) comprises: a transistor element 31; an STI separation layer 32 for separating the transistor element 31 electrically; gate wiring 34 formed over the STI separation layer 32 and the diffusion region 43; and an insulation film 41 formed between the gate wiring 34 and the STI separation layer 32. - 特許庁

この製造方法は、半導体基板１において不揮発性メモリセル用領域２０Ｒおよび静電破壊対策トランジスタ用領域１０Ｒに第１濃度で不純物を選択的に導入することによって、トンネル拡散層２４を形成し、同時に静電破壊対策トランジスタのソース領域１１およびドレイン領域１２を形成する工程を含む。例文帳に追加

This manufacturing method contains a step in which the impurities are selectively introduced at a first concentration, into a region for nonvolatile memory cells 20R and a region for the electrostatic discharge damage countermeasure transistors 10R in the semiconductor substrate 1, and thereby the tunnel diffusion layer 24 is formed; and at the same time, a source region 11 and a drain region 12 of the electrostatic discharge damage action transistor are formed. - 特許庁

金属や金属シリサイドに置換した配線層を有する半導体装置の製造方法に関し、ゲート電極形成過程及びその後の熱処理工程において、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間における構成材料の相互拡散を効果的に防止しうる半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device capable effectively preventing mutual diffusion in the components between the gate electrodes of n- and p-type transistors in a gate electrode formation process and the subsequent heat treatment process for the method for manufacturing the semiconductor device having a wiring layer substituted for metal and metal silicide. - 特許庁

ドレイン領域を取り囲む低濃度拡散領域の境界を、ゲートとドレイン領域との間に形成されるフィールド酸化膜の境界に自己整合的に合わせることができるようにし、それにより高耐圧及びトランジスタ特性のバラツキの少ない高耐圧ＭＯＳトランジスタの製造方法を提供する。例文帳に追加

To provide the manufacturing method of a high withstand voltage MOS transistor where the boundary of a low concentration diffusion area surrounding a drain area can be matched with a field oxidized film formed between a gate and a drain area in terms of self-matching, resulting in high withstand voltage and the less dispersion of a transistor characteristic. - 特許庁