「拡散形トランジスタ」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

ゲート領域が、チャネル領域４の下にあるｎ^+ 拡散層１１によって形成されているので、平坦化プロセスによってチャネル領域１４の表面粗さが大きくならず、薄膜トランジスタの駆動能力の低下を抑制する。例文帳に追加

As a gate region is formed of an N+ diffusion layer 11 located under a channel region 14, the surface of the channel region 14 is restrained from increasing in surface roughness by a flattening process, and a thin film transistor is restrained from deteriorating in driving capacity. - 特許庁

ＭＯＳトランジスタのソース拡散層ＳとディープトレンチキャパシタＣ_ＤＴのストレージ電極３３０を電気的に接続する第一の電極（サーフェスストラップ）５２０上部に、第二の絶縁膜５３０を介して上部電極５４０を形成し、第二のキャパシタを備える。例文帳に追加

The semiconductor device is provided with a second capacitor which is formed by providing an upper electrode 540, on the upper side of a first electrode 520 (surface strap) electrically connecting a source diffused layer S of a MOS transistor and a storage electrode 330 of a deep trench capacitor C_DT, by means of a second insulating film 530. - 特許庁

活性領域ＡＡには、上記浮遊ゲートＦＧ及び制御ゲートＣＧ１〜ＣＧ１６を挟むように、ソース、ドレイン領域となる不純物拡散層が設けられることで、直列接続されたメモリセルトランジスタＭ１〜Ｍ１６が形成されていることを特徴としている。例文帳に追加

In each of active regions AA, serially connected memory cell transistors M1-M16 are formed by providing impurity diffusion layers to become source and drain regions so as to sandwich the floating gate FG and the control gates CG1-CG16. - 特許庁

転送トランジスタ１０３のソースドレイン領域の下のＰ＋チャネルストップ層がＮ＋拡散層であるフローティングディフュージョン領域１０６の周りに形成される空乏層２０８と概ね点Ｅのみで接触するようにする。例文帳に追加

A P^+ type channel stop layer under the source and drain region of a transfer transistor 103 is arranged such that it contacts a depletion region 208, which is formed around the floating diffusion region 106, i.e. an N^+ diffusion layer, only at E point. - 特許庁

ＳＯＩ基板上に形成される高耐圧ＰｃｈＭＯＳトランジスタであって、Ｐ^＋ソース領域８、Ｎ型ボディ領域４およびＮ^＋ボディ・コンタクト拡散領域１０を、Ｐ^＋ドレイン領域９およびＰ型ドリフト領域５で包囲している。例文帳に追加

In the high voltage resistant p-channel MOS transistor formed on an SOI substrate, p^+-source regions 8, an n-type body region 4, and an n^+-body/contact diffusion region 10 are surrounded by a p^+-drain region 9 and a p-type drift region 5. - 特許庁

セルトランジスタは、凸部が形成された半導体基板と、ゲート絶縁膜と、ソース・ドレインとなる一対の拡散領域と、トンネル絶縁膜と、凸部の各側面側に設けられた一対のフローティングゲートＦＧ１，ＦＧ２と、インターポリ絶縁膜と、コントロールゲートＣＧとを備える。例文帳に追加

The cell transistor is equipped with a semiconductor substrate where a projection is formed, a gate insulating film, a pair of diffusion regions to serve as source/drain regions, a tunnel insulating film, a pair of floating gates FG1 and FG2 formed on the opposed sides of the projection respectively, an inter-poly insulating film, and a control gate CG. - 特許庁

試作用の半導体基板１５におけるフィールド酸化膜１７に囲まれた所定領域（実線部分と破線部分から成る領域）にトランジスタの不純物拡散領域１６Ｐ、１６Ｎを形成して半導体集積回路を試作し、検査する。例文帳に追加

The prototypic semiconductor integrated circuit is manufactured and checked, by forming impurity diffusion regions 16P and 16N of a transistor in a prescribed region (region comprising solid line part and broken line part) enclosed by field oxide film 17 on a semiconductor wafer 15 for a prototype. - 特許庁

前記第２ウェルの内部の前記絶縁領域は、前記第１ウェルの前記第１導電型拡散領域と共にバイポーラジャンクショントランジスタを形成して前記第１ウェルから前記第３ウェルに流れる電流を遮断することを特徴とする。例文帳に追加

The semiconductor device is characterized in that the insulation region in the internal section of the second well, coupled with the first conductivity-type diffusion region of the first well, makes up a bipolar junction transistor which blocks an electric current from flowing from the first well to the third well. - 特許庁

半導体薄膜の表面層に浅い接合の拡散層を形成することが可能で、これによりＬＤＤ領域を設けることなくドレイン端においての電界を緩和してリーク電流を均一に抑えることができる薄膜トランジスタの製造方法を提供する。例文帳に追加

To provide a process for fabricating a thin film transistor in which a shallow junction diffusion layer can be formed on the surface layer of a semiconductor thin film and thereby the leak current can be suppressed uniformly by relaxing the electric field at the drain end without providing an LDD region. - 特許庁

ソース・ドレイン拡散層はソース・ドレインコンタクト付近に限らず、全体に渡って高濃度で形成されつつ、第１層目ゲート電極へのコンタクトのオーミック特性を得た微細なトランジスタを持つ半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device having a fine transistor wherein not only a vicinity region of a source-drain diffusion layer but also entire source-drain region are formed with a high concentration, and obtaining an ohmic characteristic of a contact to a gate electrode of a first layer. - 特許庁

ＬＤＭＯＳトランジスタ部では、ドレイン形成予定領域及びチャネル形成予定領域にもフィールド酸化膜２４ｄを形成しておき、そのフィールド酸化膜２４ｄをマスクとしてチャネル用拡散層３８を形成し、さらにそのフィールド酸化膜２４ｄをマスクとしてソース拡散層４０ａを形成する。例文帳に追加

At an LDMOS transistor part, a field oxide film 24d is also formed in a drain-forming region and a channel-forming region, a channel diffusion layer 38 is formed using the field oxide film 24d as a mask, and then a source diffusion layer 40a is farmed using the field oxide film 24d as a mask. - 特許庁

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。例文帳に追加

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30. - 特許庁

半導体集積回路装置は、半導体基板、半導体基板上に一方向に延びて形成されたゲート配線２２０とゲート配線に整列して半導体基板内に形成されたソース/ドレーン領域を含むトランジスタ、ゲート配線上にゲート配線と同一方向に延びて形成され、半導体基板に拡散されるイオンを遮断する拡散防止メタルパターン４３２ａを含む。例文帳に追加

The semiconductor integrated circuit device includes a semiconductor substrate; a transistor including gate wiring 220 extending in one direction and formed on the semiconductor substrate, and a source/drain region formed in the semiconductor substrate so as to be aligned to the gate wiring 220; and a diffusion preventing metal pattern 432a extending in the same direction as that of the gate wiring and formed on the gate wiring, and shielding the ions diffused on the semiconductor substrate. - 特許庁

ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、トレンチ分離領域の側面および下面に設置されたドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。例文帳に追加

A drain region of the N-type MOS transistor for protection against ESD is electrically connected to a drain contact region formed of an impurity diffusion region identical in conductivity with the drain region via a drain extension region formed of an impurity diffusion region identical in conductivity with the drain region disposed on a side face and a lower face of a trench isolation region. - 特許庁

ソース・ドレイン領域である拡散層６及びゲート電極であるゲートシリコン膜４が形成されたＭＯＳトランジスタ１０のシリコン基板１を加熱しながら第１Ｃｏ膜７ａ及び第２Ｃｏ膜７ｂを間欠的に堆積して、拡散層６及びゲートシリコン膜４上にＣｏ_xＳｉ_y（ｘ≧ｙ）の中間反応層を自己整合的に形成する。例文帳に追加

A CoxSiy (x≥y) intermediate reaction layer is formed on a diffusion layer 6 and a gate silicon film 4 in self-aligning way, by intermittently depositing first and second Co films 7a and 7b while the silicon substrate 1 of a MOS transistor 10, in which the diffusion layer 6 constituting a source-drain region and the gate silicon film 6 constituting a gate electrode are formed is heated. - 特許庁

第１のＭＩＳトランジスタＴｒｌは、第１の活性領域１ａにおける第１導電型の第１のエクステンション領域８Ａの下に形成された第２導電型の第１のポケット領域９Ａと、第１の活性領域１ａにおける第１のポケット領域９Ａの下に形成された拡散抑制不純物を含む第１の拡散抑制領域７Ａとを備えている。例文帳に追加

The first MIS transistor Trl includes: a first pocket region 9A of a second conductivity type formed below a first extension region 8A of a first conductivity type in a first active region 1a; and a first diffusion suppression region 7A containing a diffusion suppression impurity and formed below the first pocket region 9A in the first active region 1a. - 特許庁

ドレインＤ、ゲートＧ、ソースＳ及び高濃度拡散領域のバックゲートＢＧが、この順序で形成され、ドレイン出力端子ｐａｄを有する絶縁ゲート電界効果型トランジスタを含む半導体集積回路装置において、バックゲート用に形成された前記高濃度拡散領域の一部分の、ドレイン出力端子ｐａｄが設けられた位置とは反対側のみに金属配線を設ける。例文帳に追加

In the semiconductor integrated circuit apparatus, a drain D, a gate G, a source S, and a back gate BG in a high-concentration diffusion region are formed in this order, and an insulating gate field effect transistor having a drain output terminal pad is included. - 特許庁

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。例文帳に追加

The field-effect transistor (142) includes a p-type low concentration region 110 formed over a surface of a substrate (102), an n-type drain-side diffusion region 112 and an n-type source-side diffusion region 114 formed over a surface of the p-type low concentration region 110, an element isolation insulating layer 132, and an element isolation insulating layer 134. - 特許庁

入力端子１００に接続するドレイン１１３Ｄと、拡散層抵抗１２６とは、ｐ型基板１０の連続した領域に距離Ｄだけ離間して形成され、このｐ型領域とドレイン１１３Ｄと拡散層抵抗１２６とで構成される寄生Ｔｒ１がバイポーラトランジスタ動作をすることができるように配置される。例文帳に追加

A drain 113D connected to the input terminal 100 and the dispersion layer resistor 126 are formed to separate only a distance D from an area continuous to a p type substrate 10, and parasite Tr1 constituted of the p type area, the drain 113D and the dispersion layer resistor 126 is arranged so as to perform bipolar transistor operation. - 特許庁

ソース拡散層とドレイン拡散層とが交互に形成される素子領域を大面積化する場合であれ、ゲート配線にかかる設計に関して自由度の高い構造を有し、同領域内の各ゲートの充電ばらつき（アンバランス）に起因するサージ耐量の低下についてもこれを好適に抑制することのできるトランジスタを提供する。例文帳に追加

To provide a transistor which has a structure having a high flexibility in a design regarding a gate wiring even when an element region where a source diffused layer and a drain diffused layer are alternately formed is increased in an area, and can preferably suppress the reduction of a surge resistance caused by a charge variation (unbalance) of each gate in the same region. - 特許庁

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。例文帳に追加

The field-effect transistor (142) includes a p-type low concentration region 110 formed on a surface of a substrate (102), an n-type drain side diffusion region 112 and an n-type source side diffusion region 114 arranged on a surface of the p-type low concentration region 110, and an element isolation insulating film 132 and an element isolation insulating film 134. - 特許庁

本発明では、半導体装置に用いる配線として、配線抵抗の低抵抗化を実現する銅を含む配線を微細化して用いるとともに、銅の拡散を防ぐバリア性の導電膜（以下、バリア性導電膜）を薄膜トランジスタ（以下、ＴＦＴと表記する）との間に設けることによりＴＦＴの半導体層に銅が拡散することなく銅を含む配線を形成することを特徴とする。例文帳に追加

A conductive film of a barrier nature (referred to as barrier type conductive film, hereafter) preventing the diffusion of copper is provided between thin-film transistors (represented as TFTs, hereafter), so as to form the wiring containing copper without diffusing copper to the semiconductor layer of the TFT. - 特許庁

埋め込み層を有するＬＯＣＯＳオフセットドレイン型高耐圧トランジスタの、オフセット層からドレイン層にわたる拡散層の下部にストライプ状に拡散層を形成し、ドレイン領域と埋め込み層の間を完全に空乏化させることで、ドレイン領域と埋め込み層の間の耐圧を向上させる。例文帳に追加

A voltage resistance between the drain region and the embedded layer can be improved by forming a diffused layer in the shape of stripe at the part lower than a diffusing layer extended to the drain layer from the offset layer, and forming a perfect depletion area between the drain region and the embedded layer in the LOCOS offset drain type high voltage resistance transistor including the embedded layer. - 特許庁

Ｎ型エピタキシャル層６とＰ型エピタキシャル層３とにより接合容量の小さいフォトダイオードが形成され、そのフォトダイオードが、Ｐ^+型埋め込み分離拡散層４およびＰ型分離拡散層７によって取り囲まれて、ＭＯＳ構造のトランジスタを含む信号処理回路と電気的に分離される。例文帳に追加

A photodiode small in junction capacity is made of an N-type epitaxial layer 6 and a P-type epitaxial layer 3, and the photodiode is surrounded by a P+-type buried isolated diffused layer 4 and a P-type isolated diffused layer 7 and electrically isolated from a signal processing circuit including a MOS structure of transistor. - 特許庁

上記構成をとることにより金属配線を形成する時のドライエッチングを行っても、入射イオン電荷が第一のＰ型拡散層７および第二のＰ型拡散層１１を通じて逃れるので第一のゲート電極４と第二のゲート電極６がチャージアップしない、あるいはチャージアップしてもアンバランスが生じないためトランジスタ間の特性に差が発生しない。例文帳に追加

Since incident ion charges escape through the first and second P-type diffusion layers 7 and 11 at dry etching for the formation of the metal wirings, charge up will not take place on the first and second gate electrodes 4 and 6 or the characteristics will not become unbalanced by charge up and thereby no difference appears in the characteristics between transistors. - 特許庁

上記の課題を解決した半導体装置は、半導体基板の一面側に形成された電界効果型トランジスタと、前記電界効果型トランジスタの上方に互いに近接して形成された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタを覆い隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜と、前記絶縁膜上に形成された水素拡散防止膜とを具備することを特徴とする。例文帳に追加

This semiconductor storage comprises field effect transistors formed on one surface side of a semiconductor substrate, the plurality of ferroelectric capacitors formed in proximity to each other above the field effect transistors, an insulating film for carrying out self-aligning planarization of the gaps between the adjacent ferroelectric capacitors upon the formation thereof by covering the plurality of ferroelectric capacitors, and the hydrogen diffusion preventing film formed on the insulating film. - 特許庁

メモリセル領域とロジック領域を備えた半導体メモリ装置とその製造方法において、メモリセル領域のアクセストランジスタのソース、ドレインをそれらの面積に拘わらず充分な厚さの絶縁膜で覆った状態で、そのゲート電極上にシリサイド膜を形成し、アクセストランジスタのソース、ドレインにシリサイド形成金属が拡散するのを阻止し、リフレッシュ性能の低下を防止する。例文帳に追加

To prevent lowering of refresh performance by forming a silicide film on a gate electrode and preventing silicide formation metal from dispersing on the source and the drain of an access transistor in a state that the source and the drain of the access transistor of a memory cell area is covered with a sufficient thick insulation film regardless of the areas in a semiconductor memory device and its manufacturing method provided with a memory cell area and a logic area. - 特許庁

第１導電型領域１上に素子分離領域１４で分離形成された保護素子領域１３およびメモリセル領域１２と、メモリセル領域上に形成されたＭＯＮＯＳ型メモリセルと、保護素子領域上に形成されたＭＯＳ型トランジスタと、保護素子領域に形成された第１導電型拡散層５とを備える。例文帳に追加

The semiconductor device comprises a protective element region 13 and a memory cell region 12 which are formed separately across an element separation region 14 on a first conductive region 1, a MONOS memory cell formed on the memory cell region 12, a MOS transistor formed on the protective element region 13, and a first conductive diffusion layer 5 formed in the protective element region 13. - 特許庁

そして、そのベース領域２に第１の溝１３からさらにｎ形不純物が横方向に（第１の溝１３の周囲に）拡散されてｎ形のエミッタ領域３が形成されることにより、横方向にエミッタ領域３、ベース領域２、コレクタ領域１が接合されるラテラルバイポーラトランジスタが形成されている。例文帳に追加

Then, n-type impurities are further diffused laterally (around the first trench 13) from the first trench 13 to form an n-type emitter region 13, whereby a lateral bipolar transistor, where the emitter region 3, the vase region 2, the collector region 1 are jointed with one another, is formed. - 特許庁

半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程で熱に対する拡散性(diffusivity)が小さな砒素(As)を接合領域に注入し、オーミックコンタクトを形成することにより、浅い接合(Shallowjunction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。例文帳に追加

A transistor having a junction region is formed on a semiconductor substrate, and before forming a contact plug on the junction region, arsenic (As) with the small diffusivity of heat is implanted into the junction region in a plug ion implantation process and ohmic contact is formed to form a shallow junction. - 特許庁

上記トランジスタは、シリコン基板の表面上に形成されたゲート酸化膜９と、このゲート酸化膜上に形成され第１及び第３のＬＯＣＯＳ酸化膜４、６に隣接して配置されたゲート電極１０、１１と、このゲート電極の側部下のシリコン基板に形成された不純物拡散層１２、１３と、を有する。例文帳に追加

The transistor has a gate oxide film 9 formed on the surface of the silicon wafer, gate electrodes 10 and 11 formed on the gate oxide film and located adjacently to the first and third LOCOS oxide films 4 and 6, and impurity diffusion layers 12 and 13 formed on the silicon wafer under sides of the gate electrodes. - 特許庁

エピタキシャル成長により形成された単結晶シリコン層１８からなるチャネル領域と、単結晶シリコン層１８の上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が形成される。例文帳に追加

Vertical cell transfer transistors Tr1, Tr2 and Tr3 having a channel region consisting of a single crystal silicon layer 18 formed by epitaxial growth, a source-drain region consisting of n-type diffusion regions 14 and 23 formed in upper and lower parts of the single crystal silicon layer 18 and an embedded gate electrode consisting of work line 21 are formed. - 特許庁

ゲート電極１２の両端のゲート側壁１４およびソース・ドレイン領域上のサリサイド層１６を有するＬＤＤ構造のＭＯＳトランジスタを形成する際、ソース・ドレイン領域の深い拡散層１３ｂを形成する際のゲート側壁の厚さと、ソース・ドレイン領域上にサリサイド層１６を形成する際のゲート側壁の厚さを異ならせる。例文帳に追加

When forming the MOS transistor in the LDD structure including gate sidewalls 14 at both ends of a gate electrode 12 and a salicide layer 16 on the source/drain region, thickness of the gate side walls when forming a deep diffusion layer 13b of the source/drain region is made different from thickness of the gate side walls, when forming the salicide layer 16 on the source/drain region. - 特許庁

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極１３とソース・ドレイン（拡散層１４）間の容量をバリキャップとして用いるものにおいて、前記ゲート電極１３下のチャネル領域１５に形成された不純物層が濃度勾配を有するように形成されていることを特徴とするものである。例文帳に追加

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 13 and source-drain (diffusion layer 14) as a varicap, an impurity layer is formed in a channel region 15 beneath the gate electrode 13 to have a concentration gradient. - 特許庁

シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。例文帳に追加

An n-conductivity-type first transistor Q1 formed in a memory region RM on a silicon substrate 1 has: a memory channel region CH1 containing boron; and n-type memory extension regions ET1 and diffusion preventing regions PA1 containing oxygen which are formed below both side walls of a memory gate electrode GE1. - 特許庁

ＭＯＳトランジスタのソース、ドレイン領域の接合深さが０．１μｍ程度になると、拡散層の厚さが薄すぎるために、エッチングによりソース、ドレイン領域上に接続孔の形成したり、シリサイド化反応によりソース、ドレイン領域にシリサイド層を形成することは、リーク電流の増大により困難になる。例文帳に追加

To form a contact with high reliability in a source/drain region and to form, with high reliability, a silicide layer at a part of the silicon layer which is crystal-grown by contacting to a silicon-contained metal molten liquid. - 特許庁

Ｎチャネル電界効果型トランジスタのソース／ドレインを形成するためのイオン注入Ｎを用いて、多結晶シリコンゲート５にオーバー不純物導入層１０を形成し、オーバー不純物導入層１０に含まれるＮ型不純物を多結晶シリコンゲート５内でアクティブ領域７の方向に拡散させる。例文帳に追加

Using ion implantation N for forming the source/drain of an N channel field effect transistor, an over impurity introduction layer 10 is formed in a polysilicon gate 5 and N type impurities contained in the over impurity introduction layer 10 are diffused in the direction of an active region 7 in the polysilicon gate 5. - 特許庁

ＭＯＳ型トランジスタのコンタクトホールを形成する際、チッ化膜をエッチングのストップ膜として使用しＳｉ基盤のオーバーエッチをなくし、そのコンタクトホールをマスクとしイオン注入を行い、ソース・ドレイン領域を構成する高濃度拡散領域を形成すことを特徴とする。例文帳に追加

At the time of forming the contact hole of an MOS transistor, a nitrided film is used as the stop film of etching so that the over-etching of an Si base can be prevented, and ion injection is carried out by using the contact hole as a mask so that a high concentration diffused area constituting a source/drain area can be formed. - 特許庁

本発明における光半導体集積回路装置の製造方法では、縦型ＰＮＰトランジスタ２１において、エミッタ領域であるＰ＋型の浸み出し領域はエミッタ取り出し電極４１からの不純物の浸み出しにより形成し、ベース導出領域であるＮ＋の拡散領域３９はイオン注入により形成する。例文帳に追加

The method for manufacturing the optical semiconductor integrated circuit device comprises the steps of forming a p^+-type exudated region of an emitter region in a vertical pnp transistor 21 by exudating an impurity from an emitter retrieving electrode 41, and forming an n^+-type diffused region 39 of a base leading region by ion implanting. - 特許庁

Ｎウェル領域２８内にＰウェル領域２２が形成され、Ｐウェル領域２２にＭＯＳＦＥＴが形成されたトリプルウェルＮＭＯＳトランジスタ３１１において、Ｎ^+ドレイン領域２５側にＮ^+ドレイン領域２５よりも不純物濃度が低い不純物拡散領域２９を設け、それによって基板電流を抑制する。例文帳に追加

In a triple well NMOS transistor 311 having a P well region 22 formed in an N well region 28 and an MOSFET formed in the P well region 22, an impurity diffusion region 29 having an impurity concentration lower than that of an N+ drain region 25 is provided on the N+ drain region 25 side in order to suppress substrate current. - 特許庁

半導体基板１の表面に設けられた凹溝の底面部１ａ上にゲート絶縁膜２を介して形成されたゲート電極３と、その凹溝の両側に相当する半導体基板表面１８ａに形成された一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタを備える。例文帳に追加

The semiconductor storage device is provided with a field effect transistor having a gate electrode 3 formed on the bottom face section 1a of a recessed groove provided on the surface of a semiconductor substrate 1 through a gate insulating film 2 and a pair of source/drain diffusion regions 13 and 13 formed on the portions of the surface 18a of the semiconductor substrate 1 corresponding to both sides of the recessed groove. - 特許庁

半導体基板９０に形成され、異なる導電型の拡散層２１、２２、４１、４２からなるドレイン領域２０とバックゲート領域４０とを有するＭＯＳトランジスタ１００，１００ａ、１００ｂであって、 前記ドレイン領域２０と前記バックゲート領域４０とが隣接して配置され、隣接面にＰＮ接合が形成された領域を有することを特徴とする。例文帳に追加

The MOS transistor 100, 100a, 100b formed on a semiconductor substrate 90, and having a drain region 20 and a backgate region 40 comprising different conductive type diffusion layers 21, 22, 41 and 42 is characterized in that the drain region 20 and the backgate region 40 are arranged adjacent to each other, and have a region with a PN-junction formed on the adjacent surface. - 特許庁

光電変換部２１の上には、絶縁膜１５が形成され、絶縁膜１５及び素子分離領域１４並びに浮遊拡散層２２の少なくとも素子分離領域１４との境界部分の上を除き且つＭＯＳトランジスタのソース領域、ドレイン領域及びゲート電極の上を含む領域にはシリサイド層１６が形成されている。例文帳に追加

An insulating film 15 is formed on the photoelectric converter 21; and a silicide layer 16 is formed in an area excluding on the boundary between the insulating film 15 and the element isolation area 14, and between the floating diffused layer 22 and at least the element isolation area 14; as well as in an area including on a source area, a drain area, and a gate electrode of the MOS transistor. - 特許庁

ＳＯＩ基板３０を用いたＭＯＳ型電界効果トランジスタにおいて、コンタクト孔１３−１，１３−２をソース・ドレイン拡散層１０，１１上から隣接する素子分離用の酸化膜７上に亘って、シリコン基板１に到達する深さに形成し、露出されたシリコン基板の表面領域に不純物をイオン注入してＰＮ接合を形成することを特徴としている。例文帳に追加

A MOS field-effect transistor is provided with a SOI substrate 30, where contact holes 13-1 and 13-2 are each bored in source/drain diffused layers 10 and 11 from above extending over an adjacent element isolation oxide film 7 so as to reach to a silicon substrate 1, and impurity ions are implanted into the exposed surface region of the silicon substrate 1 for the formation of P-N junctions. - 特許庁

高濃度ドレイン領域、低濃度ドレイン領域、チャネル領域、ソース領域が順次形成された縦型のトレンチゲート構造のトランジスタを有する半導体装置であって、前記高濃度ドレイン領域から隣接する低濃度ドレイン領域に不純物が拡散して形成される沸き上がり層にゲート導体層の底部を位置させる。例文帳に追加

A semiconductor has a transistor in longitudinal trench gate structure having a high-density drain area, a low-density drain area, a channel area, and a source area formed one after another; and the bottom of a gate conductor layer is positioned in a boiled-up layer formed by diffusing impurities from the high-density drain area to the adjacent low-density drain area. - 特許庁