「拡散形トランジスタ」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

本縦型電界効果トランジスタ４０は、ｎ^+ シリコン基板１２上にエピタキシャル成長させたｎ−Ｓｉ層１４と、ｎ−Ｓｉ層の表面部に形成されたｐ−ベース拡散層１６と、ｎ−Ｓｉ層の表面部でｐ−ベース拡散層の内側に形成されたｎ^+ ソース拡散層１８とを備える。例文帳に追加

A vertical field effect transistor 40 has an n-Si layer 14 which is epitaxially grown on an n+-silicon substrate 12, a p-base diffusion layer 16 formed on the surface of the n-Si layer and an n+ source diffusion layer 18 formed on the inner side of the p-base diffusion layer on the surface of the n-Si layer. - 特許庁

Ｐ型低濃度エピタキシャル成長層４のＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタを構成する、Ｎ型チャネル拡散層２４、ソース用のＰ型高濃度拡散層２６、Ｎ型高濃度拡散層２８、ゲート酸化膜３０及びゲート電極３２が形成されている。例文帳に追加

An n-type channel diffusion layer 24, a p-type high density diffusion layer 26 for a source, an n-type high density diffusion layer 28, a gate oxide film 30, and a gate electrode 32 which constitute a p-channel DMOS transistor are formed in an area different from the CMOS formation area of the p-type low density epitaxial growth layer 4. - 特許庁

半導体装置１００は、ＤＲＡＭ部１０２を含み、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１拡散層１０８と、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２拡散層１０６とから構成されるトランジスタを含む。例文帳に追加

The semiconductor device 100 has a DRAM section 102, including a transistor consisting of a first diffusion layer 108 formed in a silicon substrate 101, a gate electrode 118 formed on the silicon substrate 101, and a second diffusion layer 106 provided on the side opposite to the first diffusion layer 108, while holding the gate electrode 118 in between. - 特許庁

ベース拡散領域２０１ａの上部であり且つソース拡散領域２０１ｃの上部である領域ＡＲ６には、転送トランジスタＱＮｉが書込みに用いられる電圧を転送する際にソース拡散領域２０１ｃが空乏化することを防止するための所定電圧を与えられるＭ０配線３０１ｆが形成されている。例文帳に追加

In a region AR6 located above the base diffusion region 201a and above the source diffusion region 201c, an M0 wire 301f capable of providing a predetermined voltage for preventing the source diffusion region 201c from being depleted when transferring a voltage used for writing by the transfer transistor QNi is formed. - 特許庁

本発明によるＥＳＤ保護回路１１０は、高電位電源ＶＤＤに接続される第１導電型の第１拡散層１１５と、低電位電源ＶＳＳに接続される第２導電型の第２拡散層１１４Ｂと、入出力パッド１０１に接続される第２導電型の第３拡散層１４Ａとによって形成されるバイポーラトランジスタ１２１を具備する。例文帳に追加

The ESD protection circuit 110 includes a bipolar transistor 121 comprising a first diffusion layer 115 of a first conductive type connected to a high potential power supply VDD, a second diffusion layer 114B of a second conductive type connected to a low potential power supply VSS, and a third diffusion layer 14A of the second conductive type connected to an input/output pad 101. - 特許庁

本発明の例に係る不揮発性半導体記憶装置は、半導体領域と、半導体領域内に形成され、第１及び第２拡散層、電荷蓄積層及びコントロールゲート電極を有するセルトランジスタと、第１拡散層に接続されるビット線と、第２拡散層に接続されるソース線と、半導体領域、ビット線、及び、ソース線を制御する制御回路とを備える。例文帳に追加

This nonvolatile semiconductor storage device is equipped with: a semiconductor area; a cell transistor formed in the semiconductor area and provided with first and second diffusion layers, a charge accumulating layer and a control gate electrode; a bit line connected to the first diffusion layer; a source line connected to the second diffusion layer; and a control circuit for controlling the semiconductor area, bit line and source line. - 特許庁

この構成により、専用の不純物拡散層を設けることなく、バックゲートを構成する不純物拡散層の不純物濃度、及び、バックゲートを構成する不純物拡散層とゲートを構成する配線層との間隔を適当に設定することより、定格電源電圧より高いしきい値電圧及び降伏電圧をもつMOSトランジスタを形成する。例文帳に追加

With the structure explained above, the MOS transistor having a threshold voltage and a yielding voltage which are higher than the rated power supply voltage can be formed without provision of an exclusive impurity diffusing layer, by adequately setting the impurity concentration of the impurity diffusing layer forming the back gate and by providing an adequate interval between the impurity diffusing layer forming the back gate and the wiring layer forming the gate. - 特許庁

そして、複数個のｐ形ボディ領域２のそれぞれの表面側にｎ形の拡散領域が形成されてソース領域３とされ、そのソース領域３とドレイン領域１により挟まれた部分にチャネル領域８が形成されることにより、トランジスタセルが形成されている。例文帳に追加

On each surface side of the plurality of p-type body regions 2, an n-type diffusion region is formed, which is to be a source region 3, and a channel region 8 is formed between the source region 3 and drain region 1, forming a transistor cell. - 特許庁

トランジスタにおけるシリコン基板上形成されたすくなくともＮ^^＋拡散層のような種々のイオン種が注入によって、Ｃｏシリサイド膜の形成が困難担っている領域に、Ｐイオンを注入してＣｏシリサイドの形成を容易にする。例文帳に追加

By injecting P ions into a region, where the Co silicide film is hard to be formed since various ions, such as at least an N+ diffusion layer formed on a silicon substrate in a transistor, are injected, the Co silicide is formed easily. - 特許庁

ＭＩＳ型トランジスタは、ＭＩＳ型の半導体基板１００の主面に形成されたゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成されたゲート電極１０２と、半導体基板１００におけるゲート電極１０２の下方に形成されたＰ型のチャネル拡散層１０３とを有している。例文帳に追加

An MIS transistor includes a gate insulating film 101 formed on a principal surface of an MIS semiconductor substrate 100, a gate electrode 102 formed on the gate insulating film 101, and a p-type channel doped layer 103 formed beneath the gate electrode 102 in the semiconductor substrate 100. - 特許庁

ＭＯＳトランジスタＴｎ１において、半導体基板１にＮ型の第１ウェル２が形成され、該第１ウェル２にＰ型の第２ウェル３が形成され、該第２ウェル３にはドレイン領域及びソース領域となるＮ型拡散層４が形成されている。例文帳に追加

In the MOS transistor Tn1, a semiconductor substrate 1 is formed with an N-type 1st well 2; the 1st well 2 is formed with a P-type 2nd well 3; and the 2nd well 3 is formed with an N-type diffused layer 4 for a drain area and a source area. - 特許庁

メモリセルを覆う層間膜１０８に、駆動用トランジスタのゲート電極１０４ａｂと、Ｎ型拡散層１０６ｂに達する接続孔１０９ａを形成し、シリサイデーションを行って選択的にシリサイド層１１０を形成し、その上にポリシリコンを成長して高抵抗負荷を形成する。例文帳に追加

A gate electrode 104ab of a driving transistor and a contact hole 109a, reaching an N-type diffusion layer 106b are formed in an interlayer film 108 covering a memory cell and a silicide layer 110, are formed selectively by silicidation, prior of forming a high resistance load thereon by growing polysilicon. - 特許庁

トレンチ分離１５で囲まれた１つのＳＯＩ層１３ｂには、ＤＭＯＳトランジスタ２３と温度検出用ＰＮ接合ダイオード２２ａとが、電気的に浮いた状態で形成されるＰ型拡散層２０によって電気的に絶縁される形で形成されている。例文帳に追加

A DMOS (double diffused metal oxide semiconductor) transistor 23 and the pn junction diode 22a are formed on one SOI layer 13b surrounded by trench separation 15 in a shape that they are insulated electrically by a p-type diffusion layer 20 formed in a state of being levitated electrically on the SOI layer 13b surrounded by the trench separation 15. - 特許庁

ＭＩＳ型トランジスタは、ＭＩＳ型の半導体基板１００の主面に形成されたゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成されたゲート電極１０２と、半導体基板１００におけるゲート電極１０２の下方に形成されたＰ型のチャネル拡散層１０３とを有している。例文帳に追加

An MIS transistor includes: a gate insulating film 101 formed on the principal surface of an MIS semiconductor substrate 100; a gate electrode 102 formed on the gate insulating film 101; and a P-type channel doped layer 103 formed beneath the gate electrode 102 in the semiconductor substrate 100. - 特許庁

ソース領域／ドレイン領域を形成するためのイオン注入時のチャネリングを抑止し、低抵抗で浅い不純物拡散領域が形成され、短チャネル効果に対して有利な微細ＭＯＳトランジスタを有す半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing semiconductor device suppressing channeling in ion implantation for forming source region/drain region, forming low resitant and shallow impurity diffusion region, and having micro MOS transistor advantageous to short channel effect. - 特許庁

出力セル４Ａに配置される複数のトランジスタＱｐ１〜Ｑｐ７を構成するために、半導体基板上にゲート絶縁膜を介して形成されたゲート電極２２Ａ〜２２Ｅと、そのゲート電極を挟んだ両側に形成された拡散領域２４Ａ〜２４Ｆとが設けられている。例文帳に追加

Gate electrodes 22A to 22E formed on a semiconductor substrate interposing a gate insulation film and diffusion regions 24A to 24F formed at both sides with a gate electrode therebetween are provided for constituting a plurality of transistors Qp1 to Qp7 arranged in an output cell. - 特許庁

Ｆｉｎ構造電界効果トランジスタのソース及びドレイン領域を、コンタクトホール１３形成後の不純物注入とポリシリコンコンタクトプラグ１４からの不純物染み出しを積極的に利用し、固相拡散により形成する。例文帳に追加

Source and drain regions of the Fin structure field effect transistor are formed by solid phase diffusion positively using impurity injection after the formation of a contact hole 13 and the ooz-out of impurities from a polysilicon contact plug 14. - 特許庁

周辺トランジスタは、第３及び第４拡散層間の第２チャネル領域上に第２ゲート絶縁膜１６Ａ，１６Ｂを介して形成される下部電極１７と、下部電極１７上に第２電極間絶縁膜１８を介して形成される上部電極３，１９とを有する。例文帳に追加

The peripheral transistor is provided with a lower electrode 17 formed on a second channel region between third and fourth diffusion layer through second gate insulating films 16A and 16B, and upper electrodes 3 and 19 formed on the lower electrode 17 through a second inter-electrode dielectric 18. - 特許庁

液滴吐出法によって形成するゲート電極を、その成分元素の拡散を起こさせることなく良好に形成することができるようにした薄膜トランジスタの製造方法、さらには電気光学装置、及び電子機器を提供する。例文帳に追加

To provide a method for manufacturing a thin film transistor in which a gate electrode can be well formed by liquid drop ejection method without causing diffusion of its component elements, and to provide an electrooptical device and an electronic apparatus. - 特許庁

強誘電体キャパシタＣを覆う層間絶縁膜２４上に、第１層メタルにより、強誘電体キャパシタＣの上部電極２３とトランジスタ拡散層１２の間を接続する接続配線２５が形成され、またワード線を短絡するためのシャント配線２６が形成される。例文帳に追加

A connection wiring 25 for connecting an upper electrode 23 of the capacitor C to the layer 12 is formed by a first layer metal on an interlayer film 24 coating the capacitor C, and a shunt wiring 26 for short circuiting the word line is formed. - 特許庁

少なくとも第１導電型高電圧系絶縁ゲート型トランジスタＢを形成する領域の、第２導電型の半導体層２１と第１導電型の半導体層２３とに跨る部分に、第２導電型の埋め込み拡散層２２が形成されている。例文帳に追加

A second conductive padding diffusion layer 22 is formed in a part over the second conductive semiconductor layer 21 and the first conductive semiconductor layer 23 in a region where at least a first conductive high voltage system insulated gate version transistor B is formed. - 特許庁

こうした半導体基板１１の表面に、上記ＮＰＮ型バイポーラトランジスタ３０を形成し、そのベース領域（Ｐウェル１４ｂ）のうち、コレクタ領域と接合する接合部に同領域の不純物濃度を局所的に高く設定するかたちでＰ型拡散層１６ｂを形成する。例文帳に追加

The npn bipolar transistor 30 is formed on the surface of the semiconductor substrate 11, and among its base area (P-wel 14b), the p-type diffusion layer 16b is formed on a joint to join with a collector area in such manner that the impurity concentration of the above area is locally elevated. - 特許庁

第１の特定の一般化された実施形態において、光ブロッキング層は、光活性領域を含む第１の半導体層と、光ブロッキング層によって遮蔽された少なくとも第２のトランジスタ又は浮遊拡散部を含む第２の半導体層との間に挿入されて配置及び形成される。例文帳に追加

In a first particular generalized embodiment, a light blocking layer is located and formed interposed between a first semiconductor layer including a photoactive region and a second semiconductor layer including at least a second transistor or a floating diffusion region shielded by the light blocking layer. - 特許庁

メモリセル形成領域２５の各トランジスタは、浅い第１ＳＴＩ２８で絶縁分離され、周辺の境界領域２６および周辺回路領域２７にはガードリング拡散領域３２が形成され、深い第２ＳＴＩ２９で絶縁分離されている。例文帳に追加

Transistors in the memory cell forming region 25 are insulated and isolated by a shallow first STI 28, a guard ring diffusion region 32 is formed in a peripheral boundary region 26 and a peripheral circuit region 27, and it is insulated and isolated by a deep second STI 29. - 特許庁

拡散層１０３とゲート電極となるゲートポリシリ１０４により形成されたトランジスタと、ＬＯＣＯＳ酸化膜１０２を用いた素子分離領域と、素子分離領域に形成された、網目状のゲートポリシリ配線１０１と、この上層に配置された金属膜の配線１０５とを備える。例文帳に追加

The semiconductor device comprises a transistor formed by a diffusion layer 103 and gate polysilicon 104 that becomes a gate electrode, an element separation region using a LOCOS oxide film 102, net-like gate polysilicon wiring 101 formed at the element separation region, and metal film wiring 105 arranged on the upper layer. - 特許庁

コントロールゲート３の両側の部分のシリコン基板１に、イオン注入によりソース領域およびドレイン領域としての拡散層４を形成してメモリトランジスタを形成し、ＭＯＮＯＳ型半導体不揮発性記憶装置を製造する。例文帳に追加

Diffused layers 4 are formed on each side of the control gate 3 on the silicon substrate 1 through ion implantation to serve as a source region and a drain region for the formation of a memory transistor, and thus a MONOS- type semiconductor nonvolatile memory device is fabricated. - 特許庁

ポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成する。例文帳に追加

A MOS type transistor for power supply connected to first aluminum (Vcc) 13 which is power supply wiring and first aluminum (Vss) 14 which is ground wiring is formed between polysilicon 11 and a diffusion region 12 and capacitance is formed between the power supply wiring and the ground wiring. - 特許庁

第１の活性領域１０１においては、ワード線方向に並ぶメモリゲート電極１０５がワード線方向に共通に形成され、ビット線方向に並ぶメモリトランジスタのソース領域又はドレイン領域となる不純物拡散層１０７がビット線方向に共通に形成されている。例文帳に追加

In a first active region 101, memory gate electrodes 105 are aligned and formed commonly in the word line direction, and impurity-diffused layers 107, to be transistor source regions or drain regions, are aligned and formed commonly in the bit line direction. - 特許庁

更に、全面に金属シリサイド膜１１９を形成し、金属シリサイド膜１１９並びに絶縁膜１１７、１１３及び１１２にＭＯＳトランジスタのソース−ドレイン拡散層及びゲート電極の夫々まで達する複数のコンタクト孔１２１を形成する。例文帳に追加

In addition, a metal silicide film 119 is formed over the whole surface, and a plurality of contact holes 121 reaching the source drain diffused layer and gate electrode of the MOS transistor are formed in the silicide film 119 and insulating films 117, 113, and 113. - 特許庁

Ｃｕ配線形成工程などの熱処理により発生するＣｕのシリコン中への拡散を防止してトランジスタ特性の変動を少なくさせたウェーハ及びその製造方法、このウェーハから形成された半導体装置を提供する。例文帳に追加

To obtain a wafer in which fluctuations in transistor characteristics are reduced by preventing the diffusion into silicon of Cu produced by a heat treatment such as a Cu interconnection forming process and a manufacturing method therefor, as well as to obtain a semiconductor device formed of the same wafer. - 特許庁

一方、メモリ部Ａ１では、ＭＩＳトランジスタの拡散領域１２ｂ上にシリサイド層１４を形成せず、それを高誘電率絶縁膜７で覆い、スペーサ１３、シリサイド層１４およびコンタクトホール１７を形成する際の半導体基板１へ及ぼすダメージを防止する。例文帳に追加

At a memory part A1, on the other hand, the silicide layer 14 is not formed on the diffusion area 12b, which is covered with the high dielectric-constant insulating film 7 to prevent the semiconductor substrate 1 from being damaged when a spacer 13, the silicide layer 14, and a contact hole 17 are formed. - 特許庁

不揮発性メモリトランジスタは、ｐ型シリコン基板１１と、この上に第１のゲート絶縁膜１２を介して形成された浮遊ゲート１３、更にこの上に第２のゲート絶縁膜１４を介して形成された制御ゲート１５を有し、ソース、ドレイン拡散層１６，１７を有する。例文帳に追加

The nonvolatile memory transistor has a p-type silicon substrate 11, a floating gate 13 formed on the substrate 11 via a first gate insulating film 12, a control gate 16 formed on the gate 13 via a second gate insulating film 14, and source drain diffused layers 16, 17. - 特許庁

膜厚の異なるゲート絶縁膜のトランジスタを備えると共に素子形成領域の周囲にガードリングを設ける構成で、フォトリソグラフィ工程を追加することなく、高濃度の不純物拡散領域の形成とＣＭＰ処理のディッシング対策を行えるようにする。例文帳に追加

To form a high-concentration impurity diffusion region, and to provide measures against dishing in CMP treatment without adding any photolithography processes with a configuration, where transistors having gate insulation films with different film thicknesses are provided and a guard ring is provided around an element formation region. - 特許庁

ゲート電極１１５にシリコン・ゲルマニウム層１３２を有するＰチャネルトランジスタとゲート電極１１４にシリコン・ゲルマニウム層１３２を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層１３２と、前記各シリコン・ゲルマニウム層上に形成したシリコン層１３３との積層構造からなり、前記各シリコン層１３３中にゲルマニウムの拡散を防止する拡散防止層１３４が形成されているものである。例文帳に追加

In a semiconductor device which provides a P channel transistor having a silicon germanium layer 132 in a gate electrode 115, and an N channel transistor having the silicon germanium layer 132 in a gate electrode 114, the gate electrode is composed of a laminating structure between the silicon germanium layer 132 and a silicon layer 133 formed on each silicon germanium layer, and a spread preventing layer 134 preventing the spread of germanium is formed in each silicon layer 133. - 特許庁

ＦＵＳＩゲート電極とポリシリコン抵抗体とを有するＭＩＳトランジスタを備えた半導体装置において、ポリシリコン抵抗体のうちコンタクト形成領域に設けられた部分は、ゲート電極または不純物拡散領域と同時にシリサイド化される。例文帳に追加

In the semiconductor device having an MIS transistor provided with an FUSI gate electrode and the polysilicon resistor, a part provided in a contact formation region of the polysilicon resistor is silicified simultaneously with the gate electrode or an impurity diffusion region. - 特許庁

本発明では、ベース領域の上部にコレクタ領域とエミッタ領域とを並設してなる横型バイポーラトランジスタにおいて、コレクタ領域及びエミッタ領域は、シリコンゲルマニウムに含有させたＰ型又はＮ型の不純物をベース領域内で拡散させて形成した。例文帳に追加

In a lateral bipolar transistor where a collector region and an emitter region are juxtaposed above a base region, the collector region and the emitter region are formed by diffusing P type or N type impurities contained in a silicon germanium layer in the base region. - 特許庁

開示される薄膜トランジスタ１０は、ゲート絶縁膜７とゲート電極９との間の位置に、多結晶シリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドに水素を拡散するための水素供給層８が形成されている。例文帳に追加

In the disclosed thin film transistor 10, the hydrogen feeding layer 8 for diffusing hydrogen to a dangling bond on an interface between a polycrystalline silicon thin film 3 and a gate insulating film 7 in a position between the film 7 and a gate electrode 9. - 特許庁

補償イオン注入後の不純物のシリコン基板内での拡散を押さえ、トランジスタ特性や素子分離特性の変動を防止することができ、安定で特性の変動やばらつきの少ない半導体装置を実現することができる半導体装置のコンタクト形成方法の提供を課題とする。例文帳に追加

To provide a semiconductor device which is stable and reduces the fluctuation or dispersion of characteristics, by suppressing the diffusion of an impurity inside a silicone substrate after compensation ion injection, and preventing the fluctuation of transistor characteristics or element separation characteristics. - 特許庁

そして、それら素子領域ＥＡ内に格子状に区画された各領域に、同格子の縦列および横列についてそれぞれ交互に、ソースセルＳＣとドレインセルＤＣとを割り当てることによって、同素子領域ＥＡ内に横型拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタが形成される。例文帳に追加

Then, source cells SC and drain cells DC are allotted respectively and alternately to the transversal rows and lateral rows of the lattices divided into the shape of the lattice in respective element regions EA, whereby a horizontal type diffusion MOS (LDMOS) transistor is formed in the element region EA. - 特許庁

メモリセルのスイッチを構成するトランジスタ１３の拡散層領域１３１と容量１５の一方の電極を構成するストレージノード１５１を酸素を含有する薄い酸素含有層１５１ａと酸素を含有していない酸素非含有層１５１ｂとから形成する。例文帳に追加

A diffusion layer region 131 of a transistor 13, constituting a switch of a memory cell and a storage node 151 constituting one electrode of a capacitor 15 are formed of a thin layer 151a, containing oxygen and a layer 151b in which oxygen is not contained. - 特許庁

そして、ＭＯＳトランジスタ４ｂの一方の拡散層に接続する強誘電体容量１１、配線及び電極１７等を形成した後、第２の熱処理として窒素中で３００乃至５００℃程度の温度で５乃至６０分程度の熱処理をする。例文帳に追加

After a ferroelectric substance 11 connected to one diffusion layer of the MOS transistor 4b, the wiring, an electrode 17 and the like are formed, heat treatment is performed about 300-500°C for about 5-60 minutes in nitrogen as second heat treatment. - 特許庁

パラメータ決定手段は、同一の拡散領域内に複数のゲートが設けられている場合において、ゲート電極として機能するゲートを有するトランジスタにかかる機械的応力に関するパラメータを、複数のゲートのレイアウト形状に応じて一意に決定する。例文帳に追加

The parameter determining unit specifically determines parameters on mechanical stress applied to a transistor having a gate serving as a gate electrode according to the layout pattern of a plurality of gates when the gates are provided in the same diffusion region. - 特許庁

接着層の厚さを増加させることなく、銅の下部層との接着性が向上し、銅が下部層に拡散することを防止することができる薄膜形成方法、表示板用金属配線、及びこれを含む薄膜トランジスタ表示板とその製造方法を提供する。例文帳に追加

To provide a method for forming a thin film in which adhesion of copper to a lower layer is improved without increasing a thickness of an adhesive layer so as to prevent copper from being diffused to the lower layer, and to provide metal wiring for a display panel, a thin film transistor display panel including the same, and a method for manufacturing the same. - 特許庁

外部入出力端子に接続された不純物拡散層、入出力ＭＯＳトランジスタ間に静電破壊保護素子を有する半導体装置において、エッチングダメージや炭素等の混入を排除して金属シリサイド層を形成しコンタクトの低抵抗化を図る。例文帳に追加

To make a contact resistance low by excluding etching damage and mixture of carbon, etc., and then by forming a metal silicide layer, in a semiconductor device having an electrostatic discharge protection element between a dopant diffused layer connected to an external I/O terminal and an input/ output MOS transistor. - 特許庁

ゲート電極となるポリシリコン１１は第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４と直行する方向に複数個、短冊状に設け、ゲート電極と電源容量用トランジスタ２２を形成するために拡散領域１２を設ける。例文帳に追加

Two or more pieces of the polysilicon 11 to be a gate electrode are provided in a strip shape in a direction orthogonal to the first aluminum (Vcc) 13 and the first aluminum (Vss) 14 and the diffusion area 12 is provided so as to form the transistor 22 for the power supply and the gate electrode. - 特許庁