「順序論理」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

論理シミュレーションにおいて順序回路の出力信号がクロックである順序回路のシミュレーション実行順序を考慮することによる高精度論理シミュレーション装置の提供と検証期間削減を実現する。例文帳に追加

To provide a highly-precise logical simulation device and to reduce a verification period in logical simulation by taking into consideration the simulation execution sequence of sequence circuits whose output signal is a clock signal. - 特許庁

データの論理的順序は、容易に認識可能であり関連性基準から独立した、ユーザフレンドリな順序とする。例文帳に追加

The logical order of data is set to be a user friendly order which is easily recognized and also independent from the references of relevance. - 特許庁

本発明の論理シミュレーション装置は、順序回路のうち順序回路の出力がクロックである順序回路を選別する選別手段２と、選別手段２より選別された順序回路の論理シミュレーションを先行する先行手段３と、他の順序回路構成の論理シミュレーションを行う続行手段４とを備える。例文帳に追加

The logical simulation device according to this invention comprises a selection means 2 for selecting from sequence circuits only those sequence circuits whose output is a clock signal, a preceding means 3 for preprocessing logical simulation of the sequence circuits selected by the selection means 2, and a continuation means 4 for executing the logical simulation of other sequence circuit configurations. - 特許庁

遅延応答モードでは,受信側の論理装置は,応答を任意の順序で返すことができる例文帳に追加

The delayed response mode allows the receiving logical unit to return responses in any order  - コンピューター用語辞典

論理回路が有する順序回路を所定の組み合わせ回路で置換する（ステップＳ１）。例文帳に追加

The sequence circuit possessed by the logic circuit is replaced by a prescribed combination circuit (step S1). - 特許庁

信号処理装置及び再構成可能論理回路装置及び再構成可能順序回路例文帳に追加

SIGNAL PROCESSOR, RECONFIGURABLE LOGIC CIRCUIT DEVICE AND RECONFIGURABLE SEQUENTIAL CIRCUIT - 特許庁

制御部１０１は、論理ブロック群１２０の論理ブロック及び順序回路のエラー数から、論理ブロック群１２０の論理ブロックを迂回した順序回路のエラー数を差し引いた値から、論理回路のエラー率を算出する。例文帳に追加

A control section 101 calculates an error rate of the logic circuit from the value obtained by subtracting the number of errors of the sequential circuit where the logic block of the logic block group 120 is bypassed, from the number of errors of the logic block and the sequential circuit of the logic block group 120. - 特許庁

同期式順序回路の状態割当て最適化装置、論理合成装置、同期式順序回路の状態割当て最適化方法、同期式順序回路の状態割当て最適化処理プログラムおよび可読記録媒体例文帳に追加

OPTIMIZING DEVICE, OPTIMIZING METHOD AND OPTIMIZING PROCESSING PROGRAM OF STATUS ASSIGNMENT OF SYNCHRONOUS SEQUENTIAL CIRCUIT, READABLE RECORDING MEDIUM AND LOGIC SYNTHESIZER - 特許庁

回路配置手段４は、回路設計情報の第２の格納手段３により格納された情報の順序回路間に、この順序回路間の先端の順序回路に入力される信号と、この先端の順序回路が出力する信号の論理が変化しない場合のみ、先端の順序回路の出力信号を後段の順序回路に出力する回路を仮想的に配置する。例文帳に追加

The circuit arrangement means 4 virtually arranges a circuit outputting an output signal of a tip order circuit to a subsequent-stage order circuit between the order circuits of the information stored by the second storage means 3 of the circuit design information only when logic of a signal input to the tip order circuit between the order circuits and a signal output by the tip order circuit does not change. - 特許庁

同期式順序回路の状態割当て最適化装置、同期式順序回路の状態割当て最適化方法、論理合成装置、プログラム、および可読記録媒体例文帳に追加

STATE ASSIGNMENT OPTIMIZATION DEVICE FOR SYNCHRONOUS SEQUENTIAL CIRCUIT, STATE ASSIGNMENT OPTIMIZATION METHOD FOR SYNCHRONOUS SEQUENTIAL CIRCUIT, LOGIC COMPOUNDING DEVICE, PROGRAM AND READABLE RECORDING MEDIUM - 特許庁

この１つの次状態ＢＤＤに対応する状態Ｎが状態集合Ｓに含まれる場合に（Ｓ１３）、順序回路１と順序回路２は論理的に等価であるとの検証結果を得る（Ｓ１４）。例文帳に追加

When the state N corresponding to one successive state BDD is included in the state set S (S13), the inspection result that the sequential circuits 1 and 2 are logically equivalent, is obtained (S14). - 特許庁

順序回路Ｃの論理関数を求め（Ｓ４）、ノード数が所定の基準値以下の複数のＢＤＤに分割された順序回路Ｃの状態遷移ＢＤＤを生成する（Ｓ５）。例文帳に追加

The logical function of the sequential circuit C is obtained (S4) and the state transition BDD of the sequential circuit C which is divided into plural BDDs where the number of nodes is equal to or below a prescribed reference value is generated (S5). - 特許庁

順序回路を含む論理回路を、配線を主体とする配線による論理回路で構成して半導体論理集積回路の低電圧化を可能にする技術を提供する。例文帳に追加

To provide a technique for configuring a logic circuit including a sequence circuit with a wired logic circuit mainly employing wired logics so as to employ a low voltage power supply for a semiconductor logic integrated circuit. - 特許庁

タスクの動作と初期化作業を論理的に分割しておくことが重要で、実行の順序がそれに依存します。例文帳に追加

The logical separation of initialization from task action is important and the order of execution can be depended upon.  - PEAR

順序回路Ｃの論理関数に状態集合Ｓでの状態を適用してその出力を求める（Ｓ８）。例文帳に追加

The state in the state set S is applied to the logical function of the sequential circuit C to obtain its output (S8). - 特許庁

同期のタイミングをずらすことなく、消費電力を確実に削減可能な順序回路および論理合成装置を提供する。例文帳に追加

To provide a sequential circuit and a logic synthesis circuit capable of surely reducing power consumption without shifting synchronous timing. - 特許庁

変更前後の論理回路に共通に存在する出力端子と順序回路の出力信号をすべての事象毎に比較する。例文帳に追加

Output terminals present in an unchanged logic circuit and a changed logic circuit in common and the output signals of the sequential circuit are compared with one another for every event. - 特許庁

複雑な組合せ論理回路を用いずに、ゲートラインを任意の走査順序で走査可能な回路装置を提供する。例文帳に追加

To provide a circuit device capable of scanning gate lines in optional scanning order without using a complicated combined logic circuit. - 特許庁

測定手段３は、抽出されたドメインの信号の論理を変化させて順序回路に入力される信号値を測定する。例文帳に追加

A measurement means 3 measures a signal value to be input to the sequential circuit by changing the logic of the extracted domain signal. - 特許庁

論理回路として、順序回路を使用すれば、テストに必要な端子を増加させることなく、多数のリングオシレータを選択制御できる。例文帳に追加

If a successive circuit is used as the logic circuit, a great number of the ring oscillators can be selectively controlled without increasing terminals necessary for a test. - 特許庁

各構成要素に順序論理回路を設け、前段に積層された構成要素、或いは制御要素から送信された制御データにより順序論理回路の状態を変更することにより、制御対象の構成要素の状態を制御要素による選択を受け付ける状態に設定する。例文帳に追加

By providing a sequential logic circuit for each component and changing the status of the sequential logic circuit using either the components layered in the previous step or control data sent from the control element, the status of a component subject to control is set to a status for accepting selections made by the control element. - 特許庁

再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。例文帳に追加

The reconfigurable arithmetic operation circuit is equipped with a reconfigurable logic circuit 1 including a plurality of PEs 11, a reconfiguration data memory 2, a clock generating section 3, a scheduler 4, and a reconfigurable order circuit 5, wherein the reconfigurable order circuit 5 includes an order circuit 52 and a reconfiguration data memory 51 for the order circuit, and each of the PEs 11 includes a combination circuit 111 and a register 112. - 特許庁

少なくとも一つの論理回路を有する論理ブロックと、当該論理ブロックの出力を入力する順序回路と、の組を少なくとも一つ以上有する論理ブロック群１２０を高エネルギー粒子照射装置の照射領域１１０に配置して、高エネルギー粒子を照射する。例文帳に追加

A logic block group 120 having at least one set of a logic block having at least one logic circuit and a sequential circuit that receives the output of the logic block is arranged in an irradiation region 110 of a high-energy particle irradiation device, and subjected to irradiation with high-energy particles. - 特許庁

早モードのタイミングと遅モードのタイミングが含まれ、組合せ回路と順序回路が扱われ、ダイナミック論理回路ファミリに加えて、スタティックＣＭＯＳ論理回路にも対応する。例文帳に追加

Both early mode and late mode timings are included, both combinational and sequential circuits are handled, a static CMOS logic circuit in addition to a dynamic logic circuit family is made adaptable. - 特許庁

制御マシン２００は、各マシン１００から受信した隣接マシン情報に基づいて、隣接マシン接続線４００による複数のマシン１００の接続順序を判別し、この判別した接続順序に従って各マシン１００に与える実論理識別子を決定し配付する。例文帳に追加

The control machine 200 discriminates a connection order of the machines 100 by the neighboring machine connecting line 400 on the basis of the neighboring machine information received from the each of the machines 100, and determines an actual logic identifier to be given to each of the machines 100 in accordance with the discriminated connection order and delivers the identifier. - 特許庁

そして、起動順序制御部は、各キューについての決定された起動対象コマンド数を基に、優先度が高いほど起動対象コマンドの論理応答時間の平均値が短くなるような、起動対象コマンドの起動順序を決定する。例文帳に追加

The start order control unit decides the order of starting the commands so that the mean value of logical response time of the commands is smaller as the priority of a queue is higher on the basis of the number of start commands decided for each queue. - 特許庁

文字認識結果とレイアウト解析結果を文書論理要素抽出部１３に与えて文章領域から文書論理要素領域を抽出し、読み順設定部１４にて文書論理要素領域と図表領域の各領域に対して順序付けを行う。例文帳に追加

It extracts a document logic element area from the paragraph area by providing a character recognizing result and a layout analyzing result to a document logic element extracting part 13, and carries out order setting respectively to a document logic element area and a graph/table area with a reading order setting part 14. - 特許庁

フリップフロップ回路のような信号保持回路を配線による論理により構成できるようにして、組合せ回路と順序回路の両方を含む論理回路全体を、配線結合を主体とした配線による論理回路により構成するようにした。例文帳に追加

A signal latch circuit such as a flip-flop circuit is configured by the wired logics and the entire logic circuit including both a combination circuit and a sequence circuit is configured by wired logic circuits mainly employing wired logics. - 特許庁

制御フレーム処理部１６は、ＯＮＵと個々に論理リンクを形成可能な論理リンクインスタンスを複数有する論理リンク制御部１６４と、複数の論理リンクインスタンスに共通に利用される共用レジスタ１６５と、共用レジスタ１６５の利用順序を調停する登録削除制御部１６６とを備える。例文帳に追加

The control frame processing part 16 is provided with: a logical link control unit 164 which has a plurality of logical link instances for individually forming logical links with the ONU; a common resistor 165 commonly used for the plurality of logical link instances; and a registration deletion control unit 166 for mediating order of using the common register 165. - 特許庁

画像処理機能を実現するためにプログラマブル論理回路の回路構成を切り替える画像処理装置に関し、プログラマブル論理回路に対する回路情報の設定順序を効率的に決定することが可能な技術を提案する。例文帳に追加

To provide a technology for efficiently determining the order of setting circuit information on a programmable logic circuit, with respect to an image processor for switching circuit configurations of the programmable logic circuit in order to achieve an image processing function. - 特許庁

更に、この回路に加えて、個々の論理の正負に応じて論理を統一する回路１１〜１４、ディジタルデータをアナログデータに変換する回路１６、グルーピングしたディジタルデータやアナログデータを表示させる回路１７、或いは、ディジタルデータの順序を入れ替える回路を持たせても良い。例文帳に追加

In addition to this circuit, the controller may be provided with circuits 11 to 14 which standardizes logic according to whether individual logic is plus or minus, a circuit 16 which converts digital data into analog data, a circuit 17 which displays the grouped digital data or analog data, or a circuit which changes the order of the digital data. - 特許庁

論理変更により影響を受ける出力端子と影響を受けない出力端子および順序回路の出力信号を判別することで、論理変更により検証すべき信号を明確することで検証効率を向上させることを目的とする。例文帳に追加

To improve verification efficiency by discriminating an output terminal to be affected by logic change, an output terminal not to be affected, and the output signal of a sequential circuit, and by clarifying a signal to be verified by the logic change. - 特許庁

顧客関係管理（ＣＲＭ）システムでは、論理構造は、顧客が、販売又はサービスの問合せ、或いは他の対話のような問合せによってビジネスに接触してきたときにビジネスの顧客に提示する、順序付けられた一式の質問と分岐論理を備えている。例文帳に追加

The customer relationship management (CRM) system comprises an ordered set of questions and branching logic that are presented to a customer of the business when the customer contacts the business with a sale or service inquiry or an inquiry for other interaction. - 特許庁

その順序がワークフロースケジュールのプロセスを決定するビルディングブロックにより、ユーザは、ワークフロースケジュール中のタスクの実行の仕方に関して論理条件を設定できる。例文帳に追加

By the building blocks in the sequence deciding a process of the workflow schedule, the user can set a logical condition about an execution method for a task in the workflow schedule. - 特許庁

ピボットポイントデータを選択的に多重レベル展開することによって、論理的に順序付けられたリストのデータ視覚化、検索、管理を容易にするシステムおよび方法を提供すること。例文帳に追加

To provide a system and a method capable of facilitating visualization of data, retrieval, and management for a logically ordered list by selectively expanding the pivot point data at a multiplex level. - 特許庁

クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路に配置された冗長なインバータを削減してゲート段数を低減する。例文帳に追加

To reduce the number of gates by reducing redundant inverters arranged in a logic circuit including a series path between a clock synchronization type sequential circuit and a combinational circuit. - 特許庁

複数のトランザクションをパイプライン的に並行して実行するハードウェアにおいて、汎用の論理シミュレータ等で利用可能な順序機械モデルを簡潔な仕様記述から生成すること。例文帳に追加

To generate an order machine model usable by a multipurpose logical simulator, etc., from brief specification description in hardware to execute a plurality of transactions in parallel like a pipeline. - 特許庁

論理シミュレーション前に、順序回路セルの前段に接続されている多入力セルがグリッチ発生回路であるか否かを判定することにより、設計検証の効率化を図ること。例文帳に追加

To improve efficiency of design verification by deciding whether a multi-input cell connected to a preceding stage of an order circuit cell is a glitch occurrence circuit before logic simulation. - 特許庁

ＡＮＤゲート１０３は、複数のリセット入力端子１０１から与えられる信号の論理積をとり、プロセッサ１００内の順序回路を初期化するリセット信号として出力する。例文帳に追加

The AND gate 103 calculates the logical product of signals to be applied from the plurality of reset input terminals 101, and outputs it as a reset signal to initialize a sequential circuit in the processor 100. - 特許庁

同時に発生したイベントを順番に処理する論理シミュレータに、同時発生のイベントの処理順序を設計者が指示して作成したデータを入力して保持する。例文帳に追加

Data prepared by instructing the processing order of simultaneously generated events by the designer are inputted and held in a logic simulator for processing the simultaneously generated events in order. - 特許庁

フルスキャン順序回路に含まれるスキャンセルの出力について、スキャンキャプチャの前後において発生する論理値の相違が低減されるようにテストベクトル集合の変換を行う変換装置等を提供する。例文帳に追加

To provide a transforming device or the like, which transforms a test vector set so as to reduce differences of logical values occurring before and after scan capture about outputs of a scan cell contained in a full-scan sequence circuit. - 特許庁

また、判定結果として、選択された順序回路セルを含む回路ブロックの最終段のセルまたは論理回路の出力端子の識別情報を出力する。例文帳に追加

As the decision resultS, identification information of an output terminal of a logic circuit or a cell of a final stage of a circuit block including the selected order circuit cell is also output. - 特許庁

今回のデータ処理装置の起動時には、各アプリケーションを自動起動した後、定めた優先順位に従った順序で各論理ドライブをマウントする（ａ）。例文帳に追加

In starting of the data processing apparatus this time, each application is started automatically, and each logical drive is mounted in the order according of the predetermined priority (a). - 特許庁

そして、順序回路を組み合わせ回路で置換する前の論理回路に上記入力テストパターンを入力して期待値テストパターンを生成する（ステップＳ３）。例文帳に追加

The input test pattern is inputted into the logic circuit prior to the replacement of the sequence circuit by the combination circuit, thereby generating an expectation value test pattern (step S3). - 特許庁

データエントリの再登録や順序値の再割当てを行うことなく、データエントリ間に論理的な関係を持たせ、データの管理を効率的に行えるようにすること。例文帳に追加

To efficiently perform data management by providing logical relations between data entries without re-registration of the data entry and re-assignment of an order value. - 特許庁