「64- bit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The distance 10 between the first bit line 60 and the first Vss wiring 64 as well as the distance L20 between the second bit line 62 and the second Vss wiring 64 are longer respectively than the distance L30 between the first bit line 60 and the second bit line 62.例文帳に追加

第１ビット線６０と第１Ｖｓｓ配線６４との距離Ｌ１０、および、第２ビット線６２と第２Ｖｓｓ配線６４との距離Ｌ２０は、それぞれ、第１ビット線６０と第２ビット線６２との距離Ｌ３０よりも大きい。 - 特許庁

The distance L30 between the first bit line 60 and the second bit line 62 is longer than the distance L10 between the first bit line 60 and the first Vss wiring 64 as well as the distance L20 between the second bit line 62 and the second Vss wiring 64.例文帳に追加

第１ビット線６０と第２ビット線６２との距離Ｌ３０は、第１ビット線６０と第１Ｖｓｓ配線６４との距離Ｌ１０、および、第２ビット線６２と第２Ｖｓｓ配線６４との距離Ｌ２０よりも大きい。 - 特許庁

Detaches the Windows handle from the handle object. The result is an integer (or long on 64 bit Windows) that holds the value of the handle before it is detached.例文帳に追加

切り離される以前にそのハンドルを保持していた整数 (または 64 ビット Windows の場合には長整数) オブジェクトが返されます。 - Python

However, this key consists of two parts - a 56 bit DES encryption key and 64 bits of random data used as the authenticator.例文帳に追加

しかし、このキーは 2 つの部分、すなわち 56 ビット DES 暗号キーと認証に使用する 64 ビットのランダムなデータから構成される。 - XFree86

The result of the operation is combined to the 64 bit word by the bypass blocks 54 and 55 of the floating point unit 50.例文帳に追加

その演算の結果は、浮動小数点ユニット(50)のバイパスブロック(54,55)により64ビットワードに合体される。 - 特許庁

When an SIMD instruction is operated by one MAC unit 51 or 52, data is given to the high-order and low-order MAC unit 51 and 52 as a 64 bit word.例文帳に追加

SIMD命令がMACユニット(51,52)の1つにより演算される場合、データは64ビットワードとして、上位と下位のMACユニット(51,52)に与えられる。 - 特許庁

along with a small bit of interface circuitry. 例文帳に追加

基板一枚に64チップがのり、さらにインターフェース用の回路も少々のっている。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

The first Vss wiring 64, the second Vss wiring 64, the first bit line 60 and the second bit line 62 are provided in the same layer so as to be extended along Y-direction and are arrayed sequentially in X-direction.例文帳に追加

第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１ビット線６０と、第２ビット線６２とは、同一の層に、Ｙ方向に沿って伸びるように設けられ、かつ、Ｘ方向に順次配列されている。 - 特許庁

The first Vss wiring 64, the second Vss wiring 64, the first bit line 60 and the second bit line 62 are provided in the same layer so as to be extended along Y-direction and arrayed sequentially in X-direction.例文帳に追加

第１Ｖｓｓ配線６４と、第２Ｖｓｓ配線６４と、第１ビット線６０と、第２ビット線６２とは、同一の層に、Ｙ方向に沿って伸びるように設けられ、かつ、Ｘ方向に順次配列されている。 - 特許庁

However, the machine can also handle the following modes without modification: cipher-block chaining (CBC), 64-bit cipher feedback (CFB), and 64- bit output feedback (OFB). 例文帳に追加

しかし、このっマシンは変更を加えなくても、以下のモードも扱える：暗号ブロック連鎖（cipher-block chaining, CBC)、64ビット暗号フィードバック（cipher feedback, CFB)、64ビット出力フィードバック（output feedback, OFB)。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

The adjustment bit setting part 66 sets the value of an adjustment bit included in communication type data of a transmission data packet according to the value of two-bit data, which are extracted by the final bit extracting part 64 and changes it so that the value of the final bit in error detecting data is '10'.例文帳に追加

調整ビット設定部６６は、最終ビット抽出部６４によって抽出された２ビットデータの値に応じて、送信データパケットの通信タイプデータに含まれる調整ビットの値を設定し、エラー検出用データの最終ビットの値が“１０”となるように変更する。 - 特許庁

This invention is expanded so that any necessary number of the pilot Walsh sequence can be generated by substituting each bit in the 64 chips (all 0 P) that depend on the bit value and in the K-bit Walsh sequence that has the sequence (all 1 M).例文帳に追加

本発明は、パイロットウォルシュシーケンスのどんな必要な数も、そのビットの値に依存している64チップ全０Pおよび全１Mシーケンスを有するKビットウォルシュシーケンスにおける各ビットを代用することにより発生されるように拡張される。 - 特許庁

To efficiently use a 64 bit architecture especially for 32 bit and 64 bit data values in loading and storing data, and to provide a floating point instruction set for further efficiently interfacing with a CPU in comparing floating points.例文帳に追加

例えば、ロード及びストアする操作において、特に３２ビット及び６４ビットデータ値のために６４ビットアーキテクチャを更に能率的に利用し、同様に浮動小数点比較操作においてＣＰＵと一層能率的にインタフェースする浮動小数点命令セットが必要である。 - 特許庁

An m_bit window title log collection processing unit collects a window title log of an m_bit OS application that operates in an m_bit (i.e., m=64) OS environment and is activated.例文帳に追加

ｍ＿ｂｉｔウィンドウタイトルログ収集処理部が、ｍ＿ｂｉｔ（例えば、ｍ＝６４）ＯＳ環境で動作し、起動されたｍ＿ｂｉｔＯＳ用アプリケーションのウィンドウタイトルログを収集する。 - 特許庁

A counter 63 counts the selected clock and its output and the high-order bit of the digital video signals are compared in a comparator 64.例文帳に追加

選択されたクロックをカウンタ６３がカウントし、その出力とディジタル映像信号の上位ビットとが比較器６４で比較される。 - 特許庁

A 64 [bit/s] code detector 590 detects the emergency alarm signal from a comparison signal outputted from the comparator 580.例文帳に追加

６４［ｂｉｔ／ｓ］符号検出器５９０は比較器５８０により比較した信号から緊急警報信号を検出する。 - 特許庁

A print data transferred from a host computer is divided into 64 bit serial data and transferred to a thermal head 43.例文帳に追加

ホストコンピュータから転送されてくる印刷データは、６４ビットのシリアルデータに分割されてサーマルヘッド４３に転送される。 - 特許庁

After each character of a plain sentence is made into binary data, a 64 bit block is constituted by successively connecting these data.例文帳に追加

平文の各文字を２値データにした後、それらの２値データを順次繋げて６４ビットのブロックを構成する。 - 特許庁

First, 64 bits of random data, second a56 bit DES encryption key (again, random data) stored in 8 bytes, the last byte of which is ignored.例文帳に追加

1つ目は 64 ビットのランダムなデータである。 2つ目は8バイトに格納される 56 ビットの DES 暗号キー(これもランダムなデータ)であり、最後のバイトは無視される。 - XFree86

A photon 61 for a control bit is emitted from a photon emission part 11 and a photon 62 for a target bit is emitted from a photon emission part 12 and auxiliary photons 63 and 64 are emitted from photon emission parts 13 and 14.例文帳に追加

光子出射部１１において制御ビット用光子６１を出射し、光子出射部１２において、標的ビット用光子６２を出射し、光子出射部１３,１４において補助光子６３,６４を出射する。 - 特許庁

(4) Concerning ECRC generation, a 32 bit CRC arithmetic unit and a 64 bit CRC arithmetic unit are loaded, and the ECRCs are simultaneously calculated, and a correct CRC arithmetic result is selected based on data length on the bus in generating a packet.例文帳に追加

(4) 前記のECRC生成について、32bitと64bitのCRC演算器を搭載して同時に計算し、パケット生成時にバス上のデータ長を元に正しいCRC演算結果を選択する。 - 特許庁

A data transmitting part 12 is constituted by including a transmission data generating part 60, a transmission data buffer 62, a final bit extracting part 64, an adjustment bit setting part 66 and a transmission processing part 68.例文帳に追加

データ送信部１２は、送信データ生成部６０、送信データバッファ６２、最終ビット抽出部６４、調整ビット設定部６６、送信処理部６８を含んで構成されている。 - 特許庁

The transmission verification part 60 further comprises a telegraphic message bit collation part 61 by the transmitting telegraphic message, an error judging part 62 by the results of the collation, a bit error counter 63, and a telegraphic message boundary judging part 64 for transmitting telegraphic message.例文帳に追加

送信検定部６０には、送信電文による電文ビット照合部６１、その照合結果によるエラー判定部６２、ビットエラーのエラーカウンタ６３、送信電文における電文境界判定部６４を有している。 - 特許庁

The encryption-released digital-broadcasting contents are encrypted again by the cipher key in a 128 bit length combining an extended cipher key Kx in a 64 bit length or more given by a license server 326 and the scrambling key Ks in the 64 bit length, and the ECM is multiplexed to the contents encrypted again and distributed to the reception side through the IP network.例文帳に追加

暗号化が解除されたデジタル放送コンテンツをライセンスサーバ３２６より与えられた６４ビット長以上の拡張暗号鍵Ｋｘと６４ビット長のスクランブル鍵Ｋｓとの組み合わせた１２８ビット長の暗号鍵で再暗号化し、再暗号化したコンテンツにＥＣＭとを多重してＩＰ網を通じて受信側に配信する。 - 特許庁

The outside informations are divided into the information bit u and the first parity bit p1 which are necessary for decoding at a first APP decoding portion 62 and into the second parity bit p2 necessary for decoding at a second APP decoding portion 64 by a demultiplexer 102.例文帳に追加

外部情報は、デマルチプレクサ１０２により、第１ＡＰＰ復号部６２での復号に必要な情報ビットｕと第１パリティビットｐ１、および第２ＡＰＰ復号部６４での復号に必要な第２パリティビットｐ２に分けられる。 - 特許庁

Two selection gate lines SGD1, SGD2 of bit line side selection transistors, and two selection gate lines SGS1, SGS2 of source line side selection transistors are separately short-circuited every 64 lines of the bit lines to form bit line side selection gate lines SGD and source line side selection gate lines SGS.例文帳に追加

ビット線側選択トランジスタの２本の選択ゲート線ＳＧＤ１、ＳＧＤ２、ソース線側選択トランジスタの２本の選択ゲート線ＳＧＳ１、ＳＧＳ２は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。 - 特許庁

For example, in the case of 64 QAM, the symmetry properties of constellation are utilized, and the size of a demapping circuit is reduced even if soft judgement for expressing the accuracy of each bit of six bits corresponding to 64 points by three bits is performed.例文帳に追加

たとえば、６４ＱＡＭの場合、６４点に対応する６ビットの各ビットの正確さを３ビットであらわす軟判定を行なう場合でも、コンスタレーションの対称性を利用して、デマッピング回路の規模を縮小することができる。 - 特許庁

At the time of data read-out operation, a word line WL and a column selection signal Y of Vcc voltage are simultaneously activated, minute potential difference is caused in the pair of bit lines, voltage of 1/2 Vcc-Vin is applied to gates of respective N type transistors 63, 64 through respective N type transistors 61, 62 of a reading/writing circuit 6.例文帳に追加

データ読み出し動作時、ワード線ＷＬ及び、Ｖcc電圧のコラム選択信号Ｙが同時に活性化され、前記ビット線対には微小電位差が生じ、読み/書き回路６の各Ｎ型トランジスタ61、62を通じて各Ｎ型トランジスタ63、64のゲートには1/2・Ｖcc−Ｖtnの電圧が印可される。 - 特許庁

A decision by majority determination circuit 64 determines only digital data from respective memory circuits 621 to 625 in which the error determination circuits 631 to 635 determine that an error is not included by decision by majority for bit by bit, and outputs correct digital data.例文帳に追加

多数決判定回路６４は、誤り判定回路６３１〜６３５が誤りが含まれていないと判定した各記憶回路６２１〜６２５からのデジタルデータのみを１ビットずつ多数決によって判定して、正しいデジタルデータを出力する。 - 特許庁

In some cases, the configuration memory address and associated configuration data are connected to a packet with a bit size (for example, 64 bit) of a second memory address larger than that (for example, 32 bits) of a first memory address.例文帳に追加

コンフィギュレーションメモリアドレス及び関連されるコンフィギュレーションデータは、第一のメモリアドレスのビットサイズ（たとえば３２ビット）よりも大きな第二のメモリアドレスのビットサイズ（たとえば６４ビット）を有するパケットに結合される場合がある。 - 特許庁

At the time of twin cell mode, the least significant bit RAD<0>, /RAD<0> of an internal row address signal corresponding to the most significant bit RA<11>, /RA<11> being not used in a row address signal are selected simultaneously by the row address decoder 26, and adjacent word lines 61, 62 and word lines 63, 64 are activated simultaneously.例文帳に追加

ツインセルモード時、行アドレス信号において不使用となる最上位ビットＲＡ＜１１＞，／ＲＡ＜１１＞に対応する内部行アドレス信号の最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０＞が行アドレスデコーダ２６によって同時に選択され、隣接するワード線６１，６２およびワード線６３，６４が同時に活性化される。 - 特許庁

An error code correcting system consisting of 64 bits data bit and 9 bits check bit with respect to a memory array ARY such as a DRAM is introduced, for instance, and an error correction code circuit ECC according to the above arrangement is disposed adjacent to a sense amplifier column SAA.例文帳に追加

例えば、ＤＲＡＭなどのメモリアレイＡＲＹに対して、６４ビットのデータビットと９ビットのチェックビットからなる誤り符号訂正方式を導入し、これに伴う誤り訂正符号回路ＥＣＣをセンスアンプ列ＳＡＡに隣接して配置する。 - 特許庁

A mapper 160 receives an input image 64 of N-bits per unit image pixel, and converts the input image to output image of (n) bit (N>n) per unit pixel.例文帳に追加

マッパー１６０は、単位画像ピクセル当たりＮビットである入力画像６４を受けて、この入力画像を単位ピクセル当たりｎビット（Ｎ＞ｎ）の出力画像に変換する。 - 特許庁

Adjustment of power on/reset time can be performed with suppressing the increase of space by increasing or decreasing the number of stages of a inverter of the ring oscillators 62 or the number of bit of the counter 64.例文帳に追加

また、リングオシレータ６２のインバータの段数やカウンタ６４のビット数を増減させることにより、パワーオンリセット時間の調整を面積の増加を少なく抑えつつ行なうことができる。 - 特許庁

The converting part 33 converts the signal 241 into a signal 331 to which a dummy bit DB is attached with the channel numbers, transmits it to an ATM exchange 19 in 64 kbps transmission band and also transmits the channel numbers CH1 to CH30 from an indicating part 34.例文帳に追加

変換部33は、チャネル番号により圧縮信号241 をダミービットDBを付加した信号331 に変換し、伝送帯域64kbpsでATM 交換機19に送出し、かつそのチャネル番号CH1 〜CH30を指示部34より送出する。 - 特許庁

When an input signal Di of 8-bit width is inputted, an interface 11 successively stores the input signal Di in each 8-bit unit for eight cycles, and writes data in a storage part 12 as the bit width of 64 bits.例文帳に追加

８ビット幅の入力信号Ｄｉを入力し、インターフェース１１で入力信号を８ビット単位で８サイクルかけて順次格納し、ビット幅を６４ビットにして記憶部１２に書き込む。 - 特許庁

When binary data can not be inserted due to the lack of the number of bits at the end of each block, dummy data that are '0' are added to that portion equivalent to the number of bits required so as to constitute a 64 bit block as a whole.例文帳に追加

各ブロックの終わりの部分でビット数が足りなくて、２値データを挿入できない場合には、その部分に”０”であるダミーデータを必要なビット数分だけ追加して、全体として６４ビットのブロックを構成する。 - 特許庁

A comparator 62 and selector 64 select either of generated bit data in sequences as the result of decoding, and output the selected result of decoding.例文帳に追加

比較部６２および選択部６４は、生成した系列単位のビットデータのうちのいずれかを復号結果として選択し、選択した復号結果を出力する。 - 特許庁

A region setting section 64 sets a plurality of global regions on a frame image, and a bit number adjuster 62 adjusts the number of bits of local motion vectors LMV to be obtained in a global region.例文帳に追加

領域設定部６４は、フレーム画像上に複数のグローバル領域を設定し、ビット数調整部６２は、グローバル領域内で求めるべきローカル動きベクトルＬＭＶのビット数を調整する。 - 特許庁

According to information in MPEG4 bit streams from other attendants, a model processor 116 animates the stored avatars so that the avatars simulate the movement of corresponding attendants of the video conferencing.例文帳に追加

一対のカメラ26、28を使用して、ボディ・マーカー70、72とライト56〜64が取り付けられたヘッドホン30を着用したユーザーの画像データを処理して、ユーザーの動きと注視している表示画像中の点とを決定する。 - 特許庁

The decoding device preliminarily sets the minimum value of values obtainable according to the contents of the fixed information as prior probability information D18, with respect to the information bit corresponding to the fixed information by the part 64.例文帳に追加

復号装置は、事前確率情報設定部６４によって、固定情報に対応する情報ビットに対する事前確率情報Ｄ１８として、固定情報の内容に応じてとり得る値の最小値を予め設定する。 - 特許庁

When the outer pipe 24 is inserted into the ground 60, a part of the drill bit 20 and the inner pipe rod 22 are extracted, the inside of the outer pipe 24 is cleaned, and a core-material insertion process, in which a core material 64 is inserted into the outer pipe 24, is executed.例文帳に追加

外管２４が地山６０に挿入されると、削孔ビット２０の一部と内管ロッド２２とを引抜き、外管２４内を清掃した後に、外管２４内に芯材６４を挿入する 芯材挿入工程が実施される。 - 特許庁

The final bit extracting part 64 extracts the last two bits of error detecting data, which are included in the end of transmission data packet generated by the transmission data generating part 60.例文帳に追加

最終ビット抽出部６４は、送信データ生成部６０によって生成される送信データパケットの最後に含まれるエラー検出用データの最終の２ビットを抽出する。 - 特許庁

In a switch circuit, one voltage out of 64 reference voltages Vref being supplied from a reference voltage output circuit is selected depending on a 6 bit signals (b0-b5) and delivered to an output line DAO as an analog signal.例文帳に追加

図２に示すスイッチ回路においては、基準電圧出力回路から供給される６４個の基準電圧Ｖｒｅｆのうち、６ビットの信号（ｂ０〜ｂ５）に応じて１つの電圧が選択され、アナログ信号として出力線ＤＡＯに出力される。 - 特許庁

When the bit signals are '0', the stages input beams having the intensity in which corresponding thresholds are subtracted from the maximum intensity to adders 44, 70 via optical inverters 38, 64 and supperpose them on input beams 12, 46 to supply the superposed beams to next stages as input signals.例文帳に追加

ビット信号が「０」のとき、光学的インバータ３８、６４を介して、最大強度から対応するスレショルド値を減算した強度のビームを加算器４４、７０に入力して、入力ビーム１２、４６に重畳し、次のステージに入力信号として供給する。 - 特許庁