「CLOCKS」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The internal circuit operates in synchronism with the clocks when the operation permission signal provides permission.例文帳に追加

そして、内部回路は、動作許可信号が許可状態の時にクロックに同期して動作する。 - 特許庁

To solve the problem that a distortion is generated in the waveform of an output signal in response to a phase shift between transfer clocks.例文帳に追加

転送クロック間の位相ずれに応じて出力信号波形に歪が生じてしまうこと。 - 特許庁

The plurality of phase clocks represent a plurality of adjusting amounts.例文帳に追加

これら複数の位相クロックは、複数の異なった調整量をそれぞれ表す。 - 特許庁

The tester 21 counts to how many clocks the detection period signal continues.例文帳に追加

テスター２１は、その検出期間信号が、いくつのクロックに渡るかをカウントすることになる。 - 特許庁

A plurality of reference clocks having different phases ϕ0 to ϕx are obtained by a PLL1.例文帳に追加

ＰＬＬ１により位相の異なる複数の基準クロック群φ０〜φｘを得る。 - 特許庁

TRUSTWORTHY TIMESTAMPS AND CERTIFIABLE CLOCKS USING LOGS LINKED BY CRYPTOGRAPHIC HASHES例文帳に追加

暗号ハッシュによってリンクされたログを用いた信頼すべきタイムスタンプ及び証明できるクロック - 特許庁

The system clock generation part 16 generates clocks SPUCK and HS2CK.例文帳に追加

システムクロック生成部１６は、クロックＳＰＵＣＫ，ＨＳ２ＣＫを生成する。 - 特許庁

1 A somewhat remarkable eccentricity on the part of the London clocks? Translator. 例文帳に追加

［＃英訳者注］この点はロンドンの時計の幾分風変わりで注目すべき部分だろうか？ - JULES VERNE『80日間世界一周』

Specifies the width of the clock.The default for analog clocks is 164 pixels; the default for digital clocks is whatever is needed to hold the clock when displayed in the chosen font.例文帳に追加

アナログ時計のデフォルト値は 164 ピクセルである。 デジタル時計のデフォルト値は、選択されたフォントで時計を表示するために必要な幅である。 - XFree86

The efficiency of data transfer is thus increased to provide more efficient data transfer in data transfer on a data bus by bus clocks slower than core clocks.例文帳に追加

コアクロックより遅いバスクロックによるデータバスを用いてデータの転送を行う際に、より効率よくデータの転送を行えるように、データ転送の効率化を図ったものである。 - 特許庁

Clock generation parts 22a and 22b independently generate pixel clocks for controlling the irradiation timing of the laser beams of laser beam sources LD0 and LD1, respectively, and vary the phase of respective pixel clocks.例文帳に追加

クロック生成部２２ａ、２２ｂは、レーザ光源ＬＤ０、ＬＤ１によるレーザビームの射出タイミング制御を行うための画素クロックを、それぞれレーザ光源ごとに独立して生成するとともに、各画素クロックの位相変更を行う。 - 特許庁

To provide a clock changing circuit which changes clocks even though clocks before and after changing include jitter and also, control input signals for write and read are not inputted from the outside.例文帳に追加

クロック乗換回路において、乗換前後のクロックにジッタを含み、かつ外部から書込みと読出しの制御入力信号がなくても、クロック乗換を行う。 - 特許庁

A clock generating circuit 102 generates polyphase clocks CK1-CKn each consisting of a plurality of phase clocks having the same clock frequency and different phases.例文帳に追加

クロック生成回路１０２は、クロック周波数が同一で位相の互いに異なる複数相のクロックからなる多相クロックＣＫ１〜ＣＫｎを生成する。 - 特許庁

The number of generated high frequency clocks with frequency higher than the two clocks is counted for each valid section, from the rise to fall of the signal for judging synchronization.例文帳に追加

そして、その同期判定用信号の立ち上がりから立ち下がりまでの有効区間ごとに、前記２つのクロックよりも周波数が高い高周波クロックの発生個数をカウントする。 - 特許庁

To provide a delta sigma modulator that easily generates a plurality of clocks required for control of a switch circuit while automatically holding a phase relationship among a plurality of the clocks when a clock frequency is changed.例文帳に追加

デルタシグマ変調器において、スイッチ回路の制御に必要な複数のクロックを容易に作成すると共に、クロックの周波数を変更した場合に、複数のクロックの位相関係を自動的に保持する。 - 特許庁

To provide a clock synchronizing apparatus, capable of preventing the generation of a phase deviation between two output clocks by fixing phase relation between the two output clocks.例文帳に追加

二つの出力クロック間の位相関係を一定とし、二つの出力クロック間の位相ズレの発生を防ぐことが可能なクロック同期装置を提供する。 - 特許庁

In the output period of a clock signal CK of M clocks (M: a positive integer), an enable signal EN1 having a period of N clocks (N: a positive integer, and N<M) is generated.例文帳に追加

Ｍクロック数分（Ｍ：正整数）のクロック信号ＣＫの出力期間中に、Ｎクロック数分（Ｎ：正整数、但しＮ＜Ｍ）の期間のイネーブル信号ＥＮ１を生成する。 - 特許庁

A master LSI 10 and a slave LSI 120 generate operation clocks synchronized with the same synchronization clock, the operation clocks are counted by operation counters 15, 25, to generate respectively the first word clock and the second word clock.例文帳に追加

マスタＬＳＩ１０とスレーブＬＳＩ２０は、同じ同期クロックに同期した動作クロックを生成し、その動作クロックを動作カウンタ１５，２５でカウントして第１ワードクロックと第２ワードクロックをそれぞれ生成する。 - 特許庁

To provide a clock skew measuring apparatus and method capable of measuring a skew between clocks in a shorter time than the prior art and also measuring a skew between clocks of different frequencies.例文帳に追加

従来よりも短時間でクロック間のスキューを測定でき、周波数が異なるクロック間のスキューも測定できるクロックスキュー測定装置および方法を提供する。 - 特許庁

To provide an in-vehicle clock synchronization system capable of synchronizing various clocks mounted in a car with the time of the most precise clock among the clocks.例文帳に追加

車両に装備される多様な時計装置において、最も精度の高い時計の時刻に他の時計を同期させることができる自動車内時計の同期システムを提供すること。 - 特許庁

To correct jitters generated by the difference in clocks mutually between equipment in the case of transmitting the data of voice and music, etc., for which a real time property is requested as packets mutually between the equipment operated by the independent clocks and reproducing the data.例文帳に追加

独立したクロックで動作する機器相互間で、リアルタイム性が要求される音声、音楽等のデータをパケットとして伝送し、そのデータを再生する場合に、機器相互間のクロックの差により生じるジッターを補正する。 - 特許庁

The number (a) of clocks in one scanning period has relation a=N×b (N: an integer of ≥1) with the number of clocks in a spectrum spread cycle of a spectrum spread clock generator 12.例文帳に追加

スペクトラム拡散クロック発生器１２におけるスペクトラム拡散周期のクロック数ｂに対し、１走査期間のクロック数ａが、 ａ＝Ｎ×ｂ（Ｎは１以上の整数）の関係を満たすようにする。 - 特許庁

A timer 24 counts up time by output clocks TCLK from an oscillator 28 and transmits timer data to a control circuit 10 through a serial communication line 22 at the rate of clocks TCLK.例文帳に追加

タイマ２４は、発振器２８の出力クロックＴＣＬＫにより計時し、そのクロックＴＣＬＫのレートでシリアル通信線２２を介して計時データを制御回路１０に伝送する。 - 特許庁

A phase determining part 60 in a signal processing circuit 1 makes a clock generator 20 generate sampling clocks C0 to Cn with different phases and sequentially gives the sampling clocks C0 to Cn to an analog-digital converter 10.例文帳に追加

信号処理回路1内の位相決定部60は、クロック発生器20に位相の異なるサンプリングクロックC0〜Cnを発生させてアナログ-デジタル変換器10に順次与える。 - 特許庁

After initialization, the (N+1)th sub-counter counts M (N+1)th clocks whose phase is delayed from the Nth clock just for the 1/P clock cycle and when M clocks are completely counted, the next sub-counter is initialized.例文帳に追加

この初期化の後、第Ｎ＋１のサブカウンタは、第Ｎのクロックよりクロック周期の１／Ｐだけ位相が遅れた第Ｎ＋１のクロックをＭカウントし、Ｍカウント終了するとその次のサブカウンタを初期化する。 - 特許庁

To provide a parallel/serial(P/S) converting circuit capable of surely converting data by having a margin in timing between data clocks while using 1/10 or 1/5 conventional clocks.例文帳に追加

従来の１／１０あるいは１／５のクロックを用いて、データ・クロック間のタイミングに余裕を持たせることができ、確実にデータを変換可能な並列−直列変換回路を得ることである。 - 特許庁

The applied voltage inversion circuit 20 receives complementary clocks (CK, /CK) having inverted phases from each other and fast changes voltage supply passages to the liquid crystal 30 at the timing of inverting levels of the complementary clocks.例文帳に追加

印加電圧反転回路２０には、互いに逆相の相補クロック（ＣＫ，／ＣＫ）が入力され、この相補クロックのレベルが反転するタイミングで、液晶３０への電圧供給経路が高速に切り換えられる。 - 特許庁

The two clocks are used, switched as operation clocks or the like of respective parts constituting the IC card LSI21 depending on an operation mode at that time and on a data transfer destination.例文帳に追加

この２つのクロックが、そのときの動作モードやデータの転送先に応じて、ICカード用LSI２１を構成する各部の動作クロック等として切り替えて用いられる。 - 特許庁

By transmitting the clocks from the crystal oscillator 41 to the distal end portion 20 as the optical signals, highly accurate clocks can be stably supplied to the distal end portion 20.例文帳に追加

水晶発振器４１からのクロックを先端部２０に光信号で伝送することによって、先端部２０に高精度なクロックを安定的に供給することができる。 - 特許庁

The extraction trigger is set in each of the selection trigger clocks, on the basis of timing relation that ought to output the double clocks between the plurality of the clock domains.例文帳に追加

抽出トリガは、複数のクロックドメイン間においてダブルクロックを出力するべきタイミング関係に基づいて選択トリガクロックの各々に設定される。 - 特許庁

A phase comparison reference clock generation circuit 13 generates N (four) reference clocks C1/C2/C3/C4 from the frequency-divided clocks A4(-1)/A1(0)/etc./A1(+1) according to prescribed combinations and an arithmetic rule.例文帳に追加

位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。 - 特許庁

Then, by operating the common node device by the two internal clocks, both of the first and second clocks are sent out from the common node device to the second ring network.例文帳に追加

そして、共通のノード装置を２つの内部クロックで動作させることにより、第１および第２クロックの双方を共通のノード装置から第２リングネットワークに送出する。 - 特許庁

In the display device, for the period T30 between a STATE 0 and a STATE 1, unwanted source clocks SCK are sent out by fixing the potential of the source clocks SCK while making a source clock sending signal CLKON "zero (inactive)".例文帳に追加

ＳＴＡＴＥ０およびＳＴＡＴＥ１の期間Ｔ３０は、ソースクロック送出信号ＣＬＫＯＮを「０（非アクティブ）」として、ソースクロックＳＣＫの電位を固定し、不要なソースクロックＳＣＫを送出しないようにする。 - 特許庁

A clock control block 13 supplies gated clocks BK1 to BKn to functioning arithmetic blocks B1 to Bn of a functioning block 14, and stops the gated clocks BK1 to BKn for each functioning arithmetic block B1 to Bn.例文帳に追加

クロック制御ブロック１３は、機能ブロック１４の機能演算ブロックＢ１〜Ｂｎに対してゲーティドクロックＢＫ１〜ＢＫｎを供給し、ゲーティドクロックＢＫ１〜ＢＫｎを機能演算ブロックＢ１〜Ｂｎ毎に停止させる。 - 特許庁

First reference clocks 62 of a frequency of 100 kHz and second reference clocks 64 of a frequency of 1 MHz are formed in an interface unit 14.例文帳に追加

インターフェイスユニット１４内に周波数１００ｋＨｚの第１基準クロック６２と周波数１ＭＨｚの第２基準クロック６４とが設けられる。 - 特許庁

Besides, the plurality of clocks with different frequencies are selected by performing changeover by each prescribed time, and the plurality of clocks with different frequencies are generated by using a Delay Locked Loop in programmable logic.例文帳に追加

また、上記周波数の異なる複数のクロックを所定の時間毎に切り替えて選択し、上記周波数の異なる複数のクロックはプログラマブルロジック内のＤｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐを使用して生成される。 - 特許庁

A phase difference clock generating section 101 outputs a start signal which is asserted by being delayed by a deviated level of the phase of the clock corresponding to clocks of which the phases are shifted by 90 degrees and the other clocks.例文帳に追加

位相差クロック生成部１０１は、９０度ずつ位相のずれたクロックとその他各クロックに対応し、クロックの位相のずれ分、遅れてアサートされるスタート信号を出力する。 - 特許庁

An arithmetic circuit subtracts an integrated value of output clocks minus a minute phase difference value from an integrated value of frequency control words to generate a phase difference signal indicating a phase difference between the reference and the output clocks.例文帳に追加

演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。 - 特許庁

Consequently, the highly accurate phase relations of each clocks 101, 102 or 103 outputted from a clock generation circuit can be restored at outputting clocks 201, 202 and 203 of the selector 10, 11 and 12.例文帳に追加

その結果クロック発生回路から出力された各クロック１０１、１０２、１０３の高精度な位相関係は、セレクタ１０、１１、１２の出力クロック２０１、２０２、２０３において復元されることが可能となる。 - 特許庁

For the basic clock of advancing the excitation step, the number of clocks being the common multiple of each number of clocks required per cycle of each excitation mode within the bounds of possibility of switching is used.例文帳に追加

励磁ステップを進行させる基本クロックは、切替える可能性のある各励磁モードの１周期当たりに必要な各クロック数の公倍数のクロック数を用いる。 - 特許庁

Eight terminals having an input capacity of MAX 150pF and TYP(rating) 100pF are provided for each first phase transfer clocks and two phase transfer clocks of three line CCDs 111.例文帳に追加

３ラインＣＣＤ１１１の第１相転送クロック、および２相転送クロックとして、入力容量がＭＡＸ（最大）１５０ｐＦ、ＴＹＰ（定格）１００ｐＦの端子を各８端子設ける。 - 特許庁

In addition, after a phase for a clock signal of the data signal is retained, the memory controller periodically generates sampling clocks; and also the phase of the data signal is adjusted according to the sampling clocks after the phase retention in the DRAMs.例文帳に追加

更に、DRAMで、データ信号のクロック信号に対する位相が保持された後、メモリコントローラは周期的にサンプリングクロックを発生し、他方、DRAMでは、位相保持後、サンプリングクロックにしたがって、データ信号の位相を調整する。 - 特許庁

Then, a control block 4 selects the set frequency of data clocks in accordance with the kind of the input video signal to make a data clock generating block 6 generate data clocks Cd.例文帳に追加

入力されたアナログ映像信号の種類に応じて、制御ブロック４が、設定されたデータクロックの周波数を選択してデータクロック発生ブロック６にデータクロックＣ_dを発生させる。 - 特許庁

Frequency-division counters 10-a to 10-c are periodically cleared by a least common multiple counter 12 which counts a least common multiple of frequency-dividing ratios of frequency-dividing clocks, to prevent phase deviation of the frequency-dividing clocks.例文帳に追加

各分周クロックの分周比の最小公倍数をカウントする最小公倍数カウンタ１２で定期的に各分周カウンタ１０−ａ〜１０−ｃにクリアをかけることにより、各分周クロック同士の位相ずれを防ぐ。 - 特許庁

The two clocks are selected by a selection means 102 based on a test mode signal TS, to be output as selection clocks SC to a synchronization means 103.例文帳に追加

この２つのクロックを選択手段１０２でテストモード信号ＴＳにより選択し選択クロックＳＣとして同期化手段１０３に出力する。 - 特許庁