「CLOCKS」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

A PCR clock error embedder 108 advances or delays a PCR value by a specified very short time according to electronic watermark information such that the PCR value shifts e.g. by 100 clocks to the positive or negative side from an exact PCR value when the electronic watermark information take 1 or 0, respectively, and then embeds the watermark information in the PCR value.例文帳に追加

ＰＣＲクロック誤差埋め込み器１０８は、正確なＰＣＲ値に対して、電子透かし情報が１の場合には＋側へ、例えば１００クロック、０の場合には−側へ１００クロックというように、ＰＣＲ値を電子透かし情報に応じて所定の微少時間分だけ早めるか又は遅らすことにより電子透かし情報をＰＣＲ値に埋め込む。 - 特許庁

The gate driver 20 includes shift registers SR1 to SR243 for transferring start pulses STV based on vertical clocks, AND circuits 1 to 242 for obtaining logical product of output signals of two adjacent shift registers, and a switching circuit 21 for switching and outputting respective outputs of the AND circuits 2 to 241 to the even number line and the odd number line.例文帳に追加

ゲートドライバ２０は、垂直クロックに基づいてスタートパルスＳＴＶを転送するシフトレジスタＳＲ１〜ＳＲ２４３と、隣り合う２つのシフトレジスタの出力信号の論理積をとるＡＮＤ回路１〜２４２と、ＡＮＤ回路２〜２４１の出力をそれぞれ奇数ライン、偶数ラインに切り替えて出力する切り替え回路２１を備えている。 - 特許庁

To prevent a date and time of a clock used for determination of a date and time of acquisition of biological information from being wrongly set or gradually getting faster or slower and correctly set the clocks of a biological information acquisition means arranged in a plurality of locations in different time zones to local dates and times in a health management system.例文帳に追加

本発明は、健康管理システムにおいて、生体情報の取得日時の決定に用いられる時計の日時が誤って設定されたり次第にずれたりするのを防止すると共に、タイムゾーンが異なる複数の場所に配置された生体情報取得手段の時計を現地日時に正しく合わせることを課題とする。 - 特許庁

In response to a fixed ID request from the reader-writer 300 during analyzing a failure cause, the IC card 100 transmits to the reader-writer 300 a fixed ID unique to the IC card 100 including the manufacturing serial number of the IC card 100 with plaintext as it is after the lapse of 10 seconds from receiving the request till counting 2118750 clocks.例文帳に追加

故障原因解析時の、リーダライタ３００からの固定ＩＤ要求に対しては、その要求を受信してから、クロックを２１１８７５０個、カウントするまでの１０秒を経過した後、ＩＣカード１００の製造シリアル番号を含む、ＩＣカード１００に固有の固定ＩＤを平文のまま、リーダライタ３００に送信する。 - 特許庁

The sudden transfer state is coped with by controlling the number of clocks used for transmitting data by a means which sets printing data on the plurality of printing elements in accordance with the transfer state when the printing medium separates from the roller of the upstream side, and shifting the printing data to be set on the plurality of printing elements.例文帳に追加

プリント媒体が上流側のローラから離脱したときの搬送状態に応じて、複数のプリント素子にプリントデータを設定する手段がデータを転送を行うために用いるクロックの数を制御することで、複数のプリント素子にセットするプリントデータをシフトし、上記急激な搬送状態に対応する。 - 特許庁

To provide a delay locked loop device, capable of a duty cycle compensation (DCC), in which problems in the operation of a delay locked loop are solved by resetting the delay locked loop if a phase difference between rising and falling clocks of DCC is over specific delay, in response to a change in a power supply voltage, after locking.例文帳に追加

ＤＣＣを可能とする遅延固定ループにおいて、ロックの後、電源電圧値の変化に応じ、ＤＣＣの立ち上がりクロック及び立ち下がりクロックの位相差が特定遅延以上となるとき、遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供を課題とする。 - 特許庁

Two systems of clocks are inputted to a NOR circuit 21 and an AND circuit 22 and only the output side of the NOR circuit 21 is delayed and then inputted to an OR circuit 24, so that a clock extracting circuit 2 extracts a clock and outputs it to the synchronizing code detecting circuits 1A, 1B even in clock interruption in one system.例文帳に追加

クロック抽出回路２は、２系統のクロックがＮＯＲ回路２１およびＡＮＤ回路２２にそれぞれに入力され、ＮＯＲ回路２１出力側のみ遅延させた後にＯＲ回路２４に入力することで、片系のクロック断の場合でもクロックを抽出して同期コード検出回路１Ａ、１Ｂに出力する。 - 特許庁

When the decoder 121 outputs "00" to the control section 122 by an instruction from a CPU 120, the clocks CLKA, CLKB are respectively supplied to the compression processing section 123 and the common processing section 124, both the sections are activated to compress image data and give the compressed image data to a selector 127, and finally a memory 132 stores the resulting data.例文帳に追加

そこで、ＣＰＵ１２０からの指示によりデコーダ１２１から“００”が制御部１２２に出力された場合には、圧縮処理部１２３と共通処理部１２４にクロックＣＬＫＡ、ＣＬＫＣがそれぞれ供給され、両者が作動して画像データを圧縮し、セレクタ１２７側に送り、最終的にメモリ１３２に格納される。 - 特許庁

To provide an optical disk recording and playback apparatus in which accurate clocks for rotation control and for recording can be generated by accurately detecting the quantity of wobble phase shifting between grooves even when cross talk from an adjacent groove is large when information is recorded in an optical disk in which a pre-pit or the like are not formed in a land between grooves wobbled by a fixed frequency.例文帳に追加

一定周波数でウォブリングされたグルーブ間のランドにプリピット等が形成されていない光ディスクに情報を記録する際に、隣接するグルーブからのクロストークが大きい場合でもグルーブ間のウォブル位相ずれ量を正確に検出し、正確なディスクの回転制御と記録用クロックを生成することができる光ディスク記録再生装置を提供する。 - 特許庁

To provide a video display device equipped with a PLL circuit capable of supplying stable clocks even to the signal of a video system having a horizontal synchronizing signal inserted with an equivalent pulse or slit pulse or to the signal of a video system by which the horizontal synchronizing signal is eliminated during a vertical fly-back period, without special sequence control.例文帳に追加

等価パルスや切り込みパルスが挿入された水平同期信号を持つ映像方式の信号や垂直帰線期間に水平同期信号がなくなる映像方式の信号に対しても、特別なシーケンス制御なしで、安定なクロックを供給できるＰＬＬ回路を備えている事を特徴とする映像表示装置を提供するもの。 - 特許庁

A microcomputer MC includes: a priority-based table Ta1 which stores a priority assigned to each task in association with an operation frequency; a time zone-based table Ta2 which stores a predetermined correction value for each time zone; a clock part 4 which clocks a current time; and a clock control part 1 which determines an operation frequency of an arithmetic processor 2.例文帳に追加

マイコンＭＣには、各タスクにそれぞれ割り当てられた優先度を動作周波数に対応付けて記憶した優先度別テーブルＴａ１と、所定の補正値が時間帯別に記憶された時間帯別テーブルＴａ２と、現在時刻を計時する時計部４と、演算処理装置２の動作周波数を決定するクロック制御部１とが設けられる。 - 特許庁

To provide a clocking circuit capable of accurately generating clocks, even in the case of continuously receiving a plurality of transport packets to which time information is added, and a clock adjustment method, and to provide a video processor capable of accurately decoding the transport packets, even when the plurality of transport packets to which the time information has been added are received continuously.例文帳に追加

時刻情報が付加されたトランスポートパケットを複数連続して受信した場合においても、クロックを正確に生成することが可能なクロック回路およびクロック調整方法を提供し、時刻情報が付加されたトランスポートパケットを複数連続して受信した場合においても、トランスポートパケットを正確にデコードすることが可能な映像処理装置を提供する。 - 特許庁

The control part 10 shifts to display the whole of the input characters onto the display part 17a when the detection part 11 detects the fact that the input characters before defining the character conversions protrude from the display space area of the display part 17a and the clocking part 12 clocks the lapse of a predetermined period after the last input of a character.例文帳に追加

制御部１０は、文字変換確定前の入力文字が表示部１７ａの表示余地領域からはみ出す数となったことを文字数検出部１１が検出し、且つ、最後の文字入力以後所定時間が経過したことを計時部１２が計時したときは、表示部１７ａに入力文字全てを移動表示させる。 - 特許庁

The correction value calculation section 23 of a synchronizing device 1 clocks the transmission delay time of a synchronizing signal with each of a plurality of central devices, determines a first correction value for setting transmission timing of an information signal to a first designation value stored in a designation value memory 25 on the basis of the clocked value and gives the first correction value to the relevant central device.例文帳に追加

同期装置１の補正値算出部２３は、複数の中央装置それぞれとの間で同期信号の伝送遅延時間を測定して、この測定値をもとに情報信号の送信タイミングを指定値メモリ２５に記憶された第１の指定値にするための第１の補正値を求め、当該中央装置に与える。 - 特許庁

This optical disk master disk exposing device controls the driving of the spindle motor and a slider in every rotation of the spindle with a spindle rotation command pulse train and a slider movement command pulse train generated by dividing a pulse train of basic clocks whose number is proportional to ideal line length determined by the start radius position of a spiral, the number of tracks, and spiral track pitch.例文帳に追加

本発明の光ディスク原盤露光装置は、スピンドル１回転毎に、スパイラルの開始半径位置、トラック数及びスパイラルトラックピッチにより定まる理想的線路長に比例した数の基本クロックのパルス列を分周して生成したスピンドル回転指令パルス列及びスライダ移動指令パルス列によりスピンドルモータ及びスライダの駆動を制御する。 - 特許庁

Phases are detected from receive signals of two slots in use and stored in registers 55 and 56, clocks for transmitting and receiving circuits synchronized with receive data of the slots are generated on the basis of the stored phases and supplied to the transmitting and receiving circuits 3 and 4, and a clock for a TDMA is generated on the basis of one of the stored phases and supplied to the TDMA part 6.例文帳に追加

使用中の２スロットの受信信号からそれぞれ位相値を検出してレジスタ５５，５６に保持し、この保持された位相値をもとに各スロットの受信データに同期した送受信回路用クロックを生成して送受信回路部３，４に供給すると共に、上記保持された各位相値のうちの一方をもとにＴＤＭＡ部用クロックを生成してＴＤＭＡ部６に供給する。 - 特許庁

Also, a command analysis/parameter storage device 105D sends a starting signal to either a photographic image drawing device 105B or a graphic image drawing device 105C, according to the drawing commands, and sends a clock requesting signal to a clock control device 105E, to request the one of the drawing devices to supply clocks.例文帳に追加

また、コマンド解析／パラメータ記憶装置１０５Ｄは、当該描画コマンドに応じて、写真画像描画装置１０５Ｂ又はグラフィック画像描画装置１０５Ｃのいずれか一方に対して起動信号を送信すると共に、当該一方に対するクロックの供給を要求するクロック要求信号をクロック制御装置１０５Ｅに対して送信する。 - 特許庁

YUV-type image data 9 and 10, obtained by separately shooting a subject by a camera 1 and a camera 2, are alternately multiplexed at a camera data multiplex circuit 3 for each frame, based on camera clocks 15 and 16 from a timing generation circuit 8, and then converted into an RGB type multiplex signal 12 at a YUV/RGB converter 4.例文帳に追加

カメラ１及びカメラ２により別々に被写体を撮像して得られたＹＵＶ形式の画像データ９及び１０は、カメラデータ多重回路３において、タイミング生成回路８からのカメラクロック１５及び１６に基づき、１フレーム毎に交互に多重された後、ＹＵＶ／ＲＧＢ変換器４でＲＧＢ形式の多重信号１２に変換される。 - 特許庁

Subsequently, the Clocks CLK and *CLK are changed with all of the first to fourth charge transfer MOS transistors M11, M12, M13, M14 off, then the second pumping capacitor CB is discharged by turning on the forth charge transfer MOS transistor M14 and a first pumping capacitor CA is charged by turning on the first charge transfer MOS transistor M11.例文帳に追加

次に、第１乃至第４電荷転送用ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を再び全てオフさせた状態で、クロックＣＬＫ、＊ＣＬＫを変化させ、次に、第４の電荷転送用ＭＯＳトランジスタＭ１４をオンさせて第２のポンピングコンデンサＣＢを放電し、第１のＭＯＳトランジスタＭ１１をオンさせて第１のポンピングコンデンサＣＡを充電する。 - 特許庁

When a character is lent out from the first game device to the second game device, the clocks of the two game devices are synchronized (S204, S302) and a common loan expiry time is established (S206, S304), and the character is temporarily disabled from being used in the first game device and the character can temporarily be used in the second game device.例文帳に追加

第１ゲーム装置から第２ゲーム装置へキャラクタを貸し出すときに、これら二つのゲーム装置の時計を同期させる（Ｓ２０４、Ｓ３０２）とともに、共通の貸借終了時刻を設定（Ｓ２０６、Ｓ３０４）し、第１ゲーム装置ではキャラクタの利用を一時的に不可能とし、第２ゲーム装置ではキャラクタの利用を一時的に可能とする。 - 特許庁

When the frequencies of the pixel clocks are lowered, the time for exposing one pixel is longer and when the rotating speed of the polygon mirror 18 is increased, the range where the reflected light from the polygon mirror 18 is swung in the main scanning direction is widened in a unit time and therefore in both cases, the respective dots to be formed on the photographic paper spread in the main scanning direction.例文帳に追加

ピクセルクロックの周波数を下げた場合、１画素を露光する時間が長くなるため、また、ポリゴンミラー１８の回転速度を速めると、ポリゴンミラー１８からの反射光が単位時間で主走査方向に振られる範囲が広がるため、いずれも、印画紙上に形成すべき各ドットが主走査方向に広がる。 - 特許庁

For example, a delay clock rise, a delay clock fall to be outputted from the N-th stage and the 2N-th stage of a delay circuit by selectors 6, 7 are half-divided by rise flip-flop 8 and fall flip-flop 9, respectively, exclusive OR of the two half-divided clocks is taken by an exclusive OR circuit 10 and outputted.例文帳に追加

セレクタ６，７によって、たとえば、遅延回路２のＮ段目、および２Ｎ段目から出力される遅延クロックｒｉｓｅ、遅延クロックｆａｌｌをライズフリップフロップ８、およびフォールフリップフロップ９によってそれぞれ１／２分周し、排他的論理和回路１０により該１／２分周された２つのクロックの排他的論理和をとって出力する。 - 特許庁

Each of the locating units 120a and 120b receives a high-frequency (RF) signal 115 from a transmitter 110 at a known geographical location and measures the RF signal 115, to produce a respective measurement of the received RF signal and a respective timestamp of the measurement, recorded at substantially the same time, with respect to the local clocks of the locating units.例文帳に追加

位置検出ユニット１２０ａ，ｂのそれぞれは、既知の地理的な場所に位置する送信機１１０から高周波（ＲＦ）信号１１５を受信してＲＦ信号を計測し、受信したＲＦ信号の個々の計測値と、位置検出ユニットのローカルクロックのそれぞれと実質的に同一時刻において記録された、計測値の個々のタイムスタンプとを生成する。 - 特許庁

A 1/3 frequency division part 200 comprises first and second 1/3 frequency dividers 210 and 220 which rise with the clock CPH 11 as an input and divide a frequency by 3 at a trailing edge, and an AND gate 20 for obtaining AND between output signals A and B and outputs signals AA and CC and clocks CPH12, CPH22, and CPH32 of an inverted signal BB.例文帳に追加

３分の１分周部２００は、ＣＰＨ１１を入力とし立ち上がり，立ち下がりエッジで３分の１分周する第１，第２の１／３分周器２１０，２２０、この出力信号Ａ，Ｂの論理積を求めるＡＮＤゲート２０で、信号ＡＡ，ＣＣおよび反転した信号ＢＢのＣＰＨ１２，２２，３２を出力。 - 特許庁

The present invention comprises: a counter unit which receives an external clock and a delay locked loop clock and starts counting the number of toggles of each of the clocks from a set value; and a comparison control unit which compares the external clock count value with the delay locked loop count value in response to an on-die termination instruction signal and controls the operation of on-die termination in accordance with the values.例文帳に追加

外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部とを備える。 - 特許庁

In a scan path test, the semiconductor integrated circuit device is provided with the number of the terminals of a test clock SCLK which is fewer than the number of domains of user clocks (UCLK1 to UCLK3) and comprises a test clock control circuit (TCLKCTL) for controlling whether a pulse of the test clock SCLK is allowed to propagate through a test clock line or to be cut off.例文帳に追加

スキャンパステストの際、ユーザクロック（ＵＣＬＫ１〜ＵＣＬＫ３）ドメイン数よりも少ない数のテストクロックＳＣＬＫの端子を確保し、テストクロックライン上にテストクロックＳＣＬＫのパルスを伝播するか遮断するかを制御するテストクロック制御回路（ＴＣＬＫＣＴＬ）を備えている。 - 特許庁

The timing-analyzing part 2 computes the timing windows of respective flip-flops F0-Fn and adequately sets the delay time of clocks, which drive each of the flip-flops F0-Fn, on the basis of the timing windows, and consequently at least either the total current of the semiconductor integrated circuit or its momentary current is reduced, if necessary.例文帳に追加

タイミング解析部２が、各フリップフロップＦ０〜Ｆｎのタイミングウィンドウを算出し、タイミングウィンドウに基づいて各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を適切に設定するため、半導体集積回路の総和電流および瞬時電流の少なくとも一方を必要に応じて低減できる。 - 特許庁

In an SU signal which comprises pulse strings corresponding to the pit/land of a CD-ROM 50, the average clock count is calculated by dividing the number of clocks of reproduction clock in a continuous section where a plurality of high-level sections and low level sections are continued, by the total number of high-level sections and low level sections in the continuous section.例文帳に追加

ＣＤ−ＲＯＭ５０のピット／ランドに対応するパルス列からなるＳＵ信号において複数のハイレベル区間及びローレベル区間が連続した連続区間における再生クロックのクロック数を、連続区間におけるハイレベル区間及びローレベル区間の合計数で除して平均クロック数を算出する。 - 特許庁

A sub-CPU in the Pachinko game machine detects whether a member card is inserted into a card unit or not, acquires a game start time from a RTC at the time when the insertion is detected, clocks the duration time of the game with the game start time as reference, and judges whether the duration time reaches a prescribed time or not.例文帳に追加

パチンコ遊技機において、サブＣＰＵが、カードユニットに会員カードが挿入されたか否かを検知し、挿入されていることを検知した時点でＲＴＣから遊技開始時間を取得し、この遊技開始時間を基準として遊技の継続時間を計時し、この継続時間が所定時間に到達したか否かを判断する。 - 特許庁

The delay value of the delay circuit 42 is determined by calculating a skew between system clocks sck0 and sck1 and a skew between a data signal earliest transmitted (a data signal whose phase is most advanced) and the data signal transmitted latest (the data signal whose phase is most delayed) among the data signals data1_00 to data1_63.例文帳に追加

遅延回路４２の遅延値は、システムクロックｓｃｋ０、ｓｃｋ１間のスキュー、及び、データ信号ｄａｔａ１＿００〜ｄａｔａ１＿６３中の最も早く送信されるデータ信号（位相が最も進んでいるデータ信号）と最も遅く送信されるデータ信号（位相が最も遅れているデータ信号）間のスキューを計算して決定する。 - 特許庁

To provide a data transfer device between different clocks for preventing propagation of a metastable state, and causing no missing of data when a frequency of a receiving side clock is lower than a frequency of a transmission side clock or even when the frequency and a phase of the receiving side clock are close to the frequency and a phase of the transmission side clock.例文帳に追加

メタステーブル状態の伝搬を防止するとともに、受信側のクロックの周波数が送信側のクロックの周波数より低い場合、あるいは受信側のクロックの周波数及び位相が送信側のクロックの周波数及び位相に近い場合にもデータの欠落が発生しない異なるクロック間のデータ転送装置を提供する。 - 特許庁

In this circuit, the connection to a sampling register SMR is controlled by dividing it into the first half and the second half by providing switches SW1, SW2 in the bisected routes of a clock line CL supplying clocks to the SMR and by providing switches SW11, SW12 in the routes of a data bus line DL supplying data to the SMR similarly.例文帳に追加

サンプリングレジスタＳＭＲへクロックを供給するクロックラインＣＬを２分割して経路にスイッチＳＷ１、ＳＷ２を設け、同様にデータを供給するデータバスラインＤＬの経路にスイッチＳＷ１１、ＳＷ１２を設け、サンプリングレジスタＳＭＲへの接続を前半と後半とで分割して制御する。 - 特許庁

The new firmware and old firmware are stored in two areas whose addresses can be switched and the new firmware is monitored for a certain time after the new firmware is started by a timer 31 which clocks the monitor time wherein the operation at the start of the new firmware is monitored and system resetting performed in the case of fault occurrence.例文帳に追加

新たなファームウエアと旧ファームウエアをアドレス切り替え可能な２つの領域に格納し、新たなファームウエアの起動時の動作を監視する監視時間を計時するタイマと、障害発生時に発行されるシステムリセットにより、新たなファームウエアが起動されてから一定時間、新たなファームウエアの監視を行う。 - 特許庁

An image data processor of the present invention includes: a reference clock output circuit 21 which outputs a reference clock; a plurality of processors 1 to 4 for image processing; and a plurality of external PLL circuits 11 to 14 which are provided by the processors 1 to 4 for image processing and synchronize output clocks output from the corresponding processors 1 to 4 for image processing with the reference clock.例文帳に追加

本発明に係る画像データ処理装置は、基準クロックを出力する基準クロック出力回路２１と、複数の画像処理用プロセッサ１〜４と、各画像処理用プロセッサ１〜４ごとに設けられ、対応する画像処理用プロセッサ１〜４から出力される出力クロックを基準クロックに同期させる複数の外部ＰＬＬ回路１１〜１４とを備える。 - 特許庁

This electronic equipment is provided with an MPU 1 for controlling the operation of plural devices, a clock generator 22 for supplying clocks for operating the plural devices, a timer 23 for instructing the execution of the clock generator 22, a power switch 20, and a power control switch 21 for controlling the power supply of devices other than a device necessary for controlling the MPU 1.例文帳に追加

複数のデバイスの動作を制御するＭＰＵ１と、複数のデバイスを動作させるクロックを供給するクロックジェネレータ２２と、クロックジェネレータ２２の実行を指示するタイマ２３とパワースイッチ２０と、ＭＰＵ１の制御に必要なデバイス以外のデバイスの電力供給を制御する電力制御スイッチ２１を備える。 - 特許庁

Data routes from a plurality of data supply sources capable of supplying the same data stream to a first receiver are respectively established, and in the case of performing the rate-distortion optimization of the plurality of data routes and then providing the stream data to the first receiver, mutually asynchronous clocks are respectively set in each of these data routes so as to achieve the rate-distortion optimization.例文帳に追加

同一データストリームを供給できる複数のデータ供給源から第１のレシーバへそれぞれデータ経路を確立し、複数の前記データ経路のレート−ひずみ最適化を行って前記ストリームデータを前記第１のレシーバへ提供するに当たって、これらのデータ経路毎に互いに非同期のクロックを、レート−ひずみ最適化を達成するようにそれぞれ設定する。 - 特許庁

A clock isolation function separates a card edge side port of a PCI Express bridge chip 13 and an optical cable side port as domains operating separate clocks, and a clock (first clock) used in the optical cable side port is supplied from a clock source 14 on a PCI Express/optical cable conversion board 10.例文帳に追加

クロックアイソレーション機能によりＰＣＩ Ｅｘｐｒｅｓｓブリッジチップ１３のカードエッジ側ポートと光ケーブル側ポートとを別々のクロックで動作する領域として分離し、光ケーブル側ポートで用いるクロック（第１のクロック）を、ＰＣＩ Ｅｘｐｒｅｓｓ／光ケーブル変換ボード１０上のクロック源１４から供給する。 - 特許庁

In a shift register 3, a shift clock pulse inputted to a shift clock pulse input terminal 1 is timely shifted to generate four shift clocks synchronizing with a dot clock pulse inputted to a dot clock pulse input terminal 2, and also generate four shift clock pulses of the inverse polarity by inverters 4a-4d.例文帳に追加

シフトクロックパルス入力端子１に入力されたシフトクロックパルスをシフトレジスタ３において、ドットクロック入力端子２に入力されたドットクロックごとに時間的にずれたシフトクロックを４個発生させ、インバータ４ａ〜４ｄによって極性が反対のシフトクロックパルス４個を発生させる。 - 特許庁

A clock buffer with a clock stop function is inserted into a clock line connected to a flip-flop to be controlled for a clock stop individually by using a clock tree construction tool for inserting a clock buffer into the clock line so that clocks to be supplied to the flip-flops in an integrated circuit device are synchronized.例文帳に追加

集積回路装置内のフィリッププロップに供給されるクロックの同期がとれるように、クロックラインにクロックバッファを挿入するクロックツリー構築ツールを用いて、個別にクロック停止の制御を行いたいフィリッププロップに接続されたクロックラインに、クロック停止機能付きクロックバッファを挿入する。 - 特許庁

In the picture recording apparatus, an exposure control circuit comprises: a clock selection circuit which outputs scanning clocks which are different for every laser light source on the basis of the information of the oscillation wavelength of the laser beam; and a laser driving circuit which outputs a modulation signal corresponding to image data for every laser light source, operated synchronized with the scanning clock.例文帳に追加

本発明の画像記録装置において、露光制御回路は、レーザ光の発振波長の情報に基づいて、レーザ光源毎に異なる走査クロックを出力するクロック選択回路と、走査クロックに同期して動作し、レーザ光源毎に、画像データに応じた変調信号を出力するレーザ駆動回路とを備えている。 - 特許庁

The timing when the plurality of operation clocks inside the semiconductor integrated circuit have a prescribed phase relation is detected by a phase relation detection circuit, and a trigger signal is outputted, and an input timing of a test pattern, a start timing of the verification program and a comparison timing with the expectation data are used as a relative timing based on a trigger timing.例文帳に追加

半導体集積回路内部の複数の動作クロック１、２が所定の位相関係になるタイミングを位相関係検出回路により検出し、トリガー信号を出力して、試験パターンの入力タイミング、検証プログラムの開始タイミング、期待値データとの比較タイミングを、前記トリガータイミングを基準とした相対タイミングとする。 - 特許庁

This image scanner has a CCD3 that outputs an analog signal as image data by optically forming the image of a document to be scanned on an image pickup device, a driver for activating the corresponding CCD and a pulse generator that input clocks to the CCD, and the analog signal from the CCD3 is input to a signal processing IC5 via a coupling capacitor 4.例文帳に追加

読取対象の原稿を撮像素子に光学的に結像させることで画像データとしてアナログ信号を出力するＣＣＤ３と、該ＣＣＤを駆動するドライバと、前記ＣＣＤへクロックを入力させるためのパルス発生器を有し、前記ＣＣＤ３から出力されるアナログ信号が結合コンデンサ４を介して信号処理ＩＣ５に入力される。 - 特許庁

Various image processing clocks PCLK1 can be generated from same reference clock by providing means 12 for resetting a first frequency division circuit 8 with a reset pulse 1 synchronized with a sync signal and the output VCLK from a PLL circuit 3 and generating a first image processing clock PCLK1 thereby setting the frequency division ratio N of a variable frequency division circuit 4 basically from a serial data.例文帳に追加

同期信号とＰＬＬ回路３の出力ＶＣＬＫとに同期したリセットパルス１で第１の分周回路８をリセットし、第１の画像処理クロックＰＣＬＫ１を生成する画像処理クロック生成手段１２を備えることで、基本的にシリアルデータから可変分周回路４の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックＰＣＬＫ１を生成できる。 - 特許庁

A method of synchronizing two clocks coupled respectively to ingress and egress interfaces 6, 7 of a packet network 1, includes processes of: calculating a minimum packet transit time over the network in each of successive time intervals; and varying the frequency of the second clock so as to track variations in the minimum packet transit time.例文帳に追加

パケットネットワーク１の入口および出口インターフェイス６、７にそれぞれ結合した第一及び第二クロックを同期させる方法であって、前記方法は、ネットワーク１上の連続した時間間隔における最短パケット伝送時間を計算する処理と、最短パケット伝送時間の変動を追跡するように、第二クロックの周波数を変える処理を含む。 - 特許庁

A speed arbitration means which absorbs difference of the both clock speeds, is installed between the sensor head and the signal processing part of the sensor device which are constituted to perform transmitting and receiving of a digital signal between the both by connecting the sensor head and the signal processor which respectively operate in their unique clocks.例文帳に追加

各々固有のクロックで動作するセンサヘッド部と信号処理部とをセンサ用ケーブルで接続することにより、両者間でデジタル信号の送受信を行うよう構成されたセンサ装置のセンサヘッド部と信号処理部との間に、両者のクロック速度の差を吸収する速度調停手段を設ける。 - 特許庁