「INTER-CHIP」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To achieve bidirectional optical transmission in in-chip optical transmission and inter-chip optical transmission, to decrease the total wiring distance and the total wiring spacing, and to increase the total transmission capacity.例文帳に追加

チップ内光伝送およびチップ間光伝送における双方向光伝送を可能ならしめ、且つ、総配線距離および総配線間隔の低減ならびに総伝送容量の増大を図ることのできる光Ｉ／Ｏ部を作製する方法、およびこの光Ｉ／Ｏ部を備えた光集積回路を提供する。 - 特許庁

On a chip capacitor 20 incorporated in a core substrate 30, a relatively large via hole 52 is formed, and in an inter-layer insulating layer 60 on the core substrate 30, via holes 69 connected to the via hole 52 are arranged.例文帳に追加

コア基板３０に内蔵されたチップコンデンサ２０上に、相対的に大きなビア５２を形成し、コア基板３０上の層間絶縁層６０に、ビア５２へ接続された複数個のビア６９を配設する。 - 特許庁

In the process, only the solder ball 6 can be heated, an adverse effect is not applied to an IC chip 3, and the solder balls 6 can be restored to an initial state having no inter-metallic compound.例文帳に追加

この工程によれば、半田ボール６のみを加熱でき、ＩＣチップ３に悪影響はなく、また、リペア工程においては、半田ボール６を金属間化合物の無い初期状態に復元できる。 - 特許庁

To provide a technique which makes a package interconnection easy by enabling positions of input/output pads to be different for each inter-layer die in accordance with a coding information by a multi-chip package, related to a semiconductor package.例文帳に追加

本発明は、半導体パッケージに関し、マルチチップパッケージでコーディング情報に従い層間ダイごとに入/出力パッドの位置を異にイネーブルし、パッケージ連結を容易にする技術を開示する。 - 特許庁

A positioning mark 31 is formed on a core substrate 30, and a via hole 60 for a connection with a pad 24 of an IC chip 20 is formed on an inter-layer resin insulating layer 50 on the basis of the positioning mark 31 as a reference.例文帳に追加

コア基板３０に位置決めマーク３１を形成し、該位置決めマーク３１を基準としてＩＣチップ２０のパッド２４への接続用バイアホール６０を層間樹脂絶縁層５０に形成する。 - 特許庁

To provide an inter-chip optical interconnection circuit capable of accelerating a signal transmission speed, being easily made fine and being easily manufactured, and to provide a photoelectric device and an electronic device.例文帳に追加

信号伝達速度を高速化することができるとともに容易に微細化することができ、簡易に製造することができるチップ間光インターコネクション回路、電気光学装置および電子機器を提供する。 - 特許庁

To provide a semiconductor device which enables high speed operation by reducing the inductance of wiring, and progresses miniaturization, in the inter-chip connection of the semiconductor device having a plurality of semiconductor chips inside.例文帳に追加

内部に複数の半導体チップを有する半導体装置のチップ間接続において、配線のインダクタンスを低減させて高速動作を可能にすると共に、小型化が進んだ半導体装置を提供する。 - 特許庁

This information processing system configured of a plurality of chips is configured as an information processing system module in which those chips are laminated and arranged, and wired by ball grid array (BGA) or inter-chip bonding.例文帳に追加

これら複数のチップからなる情報処理システムを、各チップが相互に積層して配置され、ボールグリッドアレイ(BGA)やチップ間のボンディングによって配線された情報処理システム・モジュールとして構成する。 - 特許庁

By bringing a probe into contact with the first and second pads 11 and 12 for external input/output and measuring the impedance between the pads, the quality of the state of inter-chip connection between the common wires 13 and 14 is determined.例文帳に追加

この第１及び第２の外部入出力用パッド１１、１２にプローブを当てて、そのパッド間のインピーダンスを測定することにより、共通配線１３、１４間のチップ間接続状態の良否を判定する。 - 特許庁

This timing analysis program reads out data presenting the wiring length, the inter-pass distance and the chip size, and calculates the wiring OCVp factor using data read out to apply the calculated wiring OCVp factor to the wiring delay value.例文帳に追加

それら配線長、パス間距離、及びチップサイズを示すデータを読み出し、読み出されたデータを用いて配線ＯＣＶｐ係数を算出し、算出された配線ＯＣＶｐ係数を配線遅延値に適用する。 - 特許庁

Multiple integrated circuit chip structure comprises an inter-chip interface circuit 360 configured to selectively connect an internal circuit of an integrated circuit so as to test an interface circuit 385, having an ESD protection circuit 387 and an input/output circuit 389, for communicating with an external test system during a test and a burn-in procedure.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路３８７および入出力回路３８９を有するインターフェース回路３８５をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路３６０を有する。 - 特許庁

The conductor layer 13 is formed on a first substrate 15, the wireless tag chip section 14 is mounted on a second substrate 16, and the conductor layer 13 and wireless chip section 14 are electrically connected across a step between the first substrate 15 and second substrate 16 by an inter-substrate connection path 22 formed of a conductive paste material.例文帳に追加

導体層１３は第１基板１５に形成され、無線タグチップ部１４は第２基板１６に搭載され、導電性ペースト材によって形成される基板間接続路２２によって第１基板１５と第２基板１６と段差を乗り越えて、導体層１３と無線タグチップ部１４とが電気的に接続される。 - 特許庁

The multiple integrated circuit chip structure includes an ESD protection circuit 387 for communicating with an external test system during a test and a burn-in procedure, and an inter-chip interface circuit 360 configured to selectively connect an internal circuit of an integrated circuit so as to test an interface circuit 385 having an input/output circuit 389.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路３８７および入出力回路３８９を有するインターフェース回路３８５をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路３６０を有する。 - 特許庁

When a gold stud bump 91 of an IC chip 90 is positioned and the IC chip 90 is pressed against the side of the printed wiring board 10 to connect the gold stud bump 91, pad 61, and solder bump 76 to one another, no inter-solder bridge is formed and the connection reliability between the gold stud bump 91 and pad 61 is enhanced.例文帳に追加

ＩＣチップ９０の金スタッドバンプ９１を位置決めし、ＩＣチップ９０をプリント配線板１０側に押し当て、金スタッドバンプ９１とパッド６１の半田バンプ７６との接続を取る際に、半田間のブリッジを生じることなく、金スタッドバンプ９１とパッド６１との接続信頼性を高めることができる。 - 特許庁

A backside electrode 26 with a solder ball 28 for an electrode is provided away from each other between a backside pad insulating part 24 and an inter-chip insulating part 25 when the CSP 10 is mounted on a motherboard, on the backside of the interposer substrate 10.例文帳に追加

ＣＳＰは、インターポーザ基板の裏面には、ＣＳＰをマザー基板に実装する際に電極となるはんだボール２８付き裏面電極２６が、相互に離隔して、裏面パッド絶縁部２４とチップ間絶縁部２５との間に設けてある。 - 特許庁

To provide a multifunction semiconductor device in which inter-chip alignment is facilitated, effective wiring length between functional chips is shortened, working frequency range is widened, and a plurality of semiconductor chips constitute a single semiconductor device.例文帳に追加

チップ間アライメントを容易にし、実効的な機能チップ間の配線距離を短くし、広い周波数領域で使用可能としたもので、複数の半導体チップで一つの半導体装置を構成する多機能半導体装置を提供する。 - 特許庁

To shorten the total wiring length of inter-cell wiring by reducing the area of an internal circuit cell arranging area in a semiconductor integrated circuit device in which I/O cells can be arranged at desired positions in a chip.例文帳に追加

チップの内部における所望の位置にＩ／Ｏセルを配置することができる半導体集積回路装置において、内部回路セル配置領域の面積を削減して、セル間配線の総配線長を短くできるようにする。 - 特許庁

The semiconductor-integrated circuit device includes a semiconductor chip 100 having a plurality of input/output cells 105, a plurality of pads 101, 102 formed on a surface of the semiconductor chip, and inter-pad wiring 103, 104 formed on the surface of the semiconductor chip 100, and electrically connecting some of the plurality of input/output cells 105 and some of the plurality of pads 101, 102.例文帳に追加

半導体集積回路装置は、複数の入出力セル１０５を有する半導体チップ１００と、半導体チップの表面上に形成された複数のパッド１０１、１０２と、半導体チップ１００の表面上に形成され、且つ複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とを電気的に接続するパッド間配線１０３、１０４とを優している。 - 特許庁

The semiconductor chip mounting substrate is a multi-layer substrate where insulating layers 2a, 2b and wiring layers 3a, 3b and 3c are alternatively laminated, and wirings composed of the wiring layers are electrically connected through inter-layer connecting via holes 4.例文帳に追加

半導体チップ実装用基板は、絶縁層２ａ，２ｂと配線層３ａ，３ｂ，３ｃを交互に積層した多層基板であって、層間導通用ビアホール４により各配線層３ａ，３ｂ，３ｃによる配線が電気的に接続されている。 - 特許庁

To obtain a printed wiring board in which a conductor pattern being insertion mounted with a lead component having an inter-terminal pitch of 2.5 mm and a conductor pattern being connected with a chip component at the time of surface mounting can be used commonly.例文帳に追加

プリント配線板において、端子間が２．５ｍｍピッチのリード部品を挿入実装する際にリード部品が接続される導体パターンと、チップ部品を表面実装する際にチップ部品が接続される導体パターンとを共用できるようにする。 - 特許庁

Composing the conductive layer 1 of the group III nitride having a large breakdown field enables the maintenance of high breakdown voltage even if an inter-electrode distance is small, thus offers a semiconductor element showing a high output current per chip area.例文帳に追加

導電層１を絶縁破壊電界が大きなIII族窒化物で構成することにより、電極間距離を小さくても高い絶縁破壊電圧を維持できるので、チップ面積あたりの出力電流が高い半導体素子が実現される。 - 特許庁

To provide a chip type thermistor in which the resistance can be decreased furthermore without increasing the gap between electrodes connected with different potentials, unwanted short circuit or inter-electrode migration is hard to occur, and fall of breakdown voltage is also hard to occur.例文帳に追加

異なる電位に接続される電極間のギャップを大きくせずとも、より一層の低抵抗化を図ることができ、所望でない短絡や電極間マイグレーションが生じ難く、耐電圧性の低下が生じ難いチップ型サーミスタを提供する。 - 特許庁

In a system where a receiving side has a command interface which shifts an inter-chip interface to a power saving state, when data transfer is completed, a command to shift a receiving-side interface to a low power consumption state is transmitted in the data transfer completion.例文帳に追加

受信側がチップ間インターフェースを省電力状態に移行させるコマンドインターフェースを持つシステムで、データ転送完了時に受信側インターフェースを低消費電力状態に移行させるコマンドをデータ転送完了時に送信する。 - 特許庁

The inter-stand machine control substrate 21 collates the ID number data received from the main control substrate 11 and the normal ID number data, and when those data match, it is judged that an authorized one-chip microcomputer (a game control device) is mounted on the main control substrate 11.例文帳に追加

台間機制御基板２１では、主制御基板１１から与えられた受信したＩＤ番号データと正規のＩＤ番号データとの照合を行い、これらのデータが一致した場合には、主制御基板１１には正規のワンチップマイコン（遊技制御用素子）が実装されていると判定する。 - 特許庁

In addition, the pad electrodes 14 of the interposer 1 are unified to the smallest inter-chip connecting size and the sizes of pad openings 15a formed in a surface protective film 15 are also unified, the sizes and heights of the bumps 17 formed by flow soldering also become uniform.例文帳に追加

さらに、インターポーザ１のパッド電極１４を最も小さいチップ間接続用のサイズで統一し、さらに、表面保護膜１５に形成されるパッド開口１５ａのサイズも統一しているため、フロー・はんだ付けにより形成されるバンプ１７の大きさや高さも均一となる。 - 特許庁

The first and second terminals 21 and 22 of the chip capacitor housed in a recess 30a of a core substrate 30 are connected to a via hole 46 formed at an inter-layer resin insulating layer 40 through a conductive bump 31 and a conductor circuit 34, for a high connection reliability.例文帳に追加

また、コア基板３０の凹部３０ａに収容されたチップコンデンサ２０の第１、第２端子２１，２２と、層間樹脂絶縁層４０に形成されたバイアホール４６とを、導電性バンプ３１と導体回路３４とを介して接続するため、高い接続信頼性を達成することができる。 - 特許庁

A floor plan and such grid lines that covers the floor plan are displayed after deciding the floor plan of a semiconductor integrated circuit chip, and when unit coordinate areas (grid area) surrounded with adjacent grid lines where an inter-block net being an object passes through and their sequences are instructed, the coordinates values and passing sequences of the grid areas are set as a rough wiring path.例文帳に追加

半導体集積回路チップのフロアプランを決定した後に、このフロアプランとこれを覆うような格子線を表示し、対象とするブロック間ネットが通過する隣接格子線で囲まれた単位座標領域（格子領域）とその順序が指示されたとき、その格子領域の座標値と通過順序を概略配線経路として設定する。 - 特許庁

To provide an adhesive with hardening flux function, and a sheet thereof in which soldering is reliably performed when a semiconductor chip is mounted and during the inter-layer connection of multilayer printed circuit boards, residual flux after soldering need not be cleaned or removed, the electric insulation is maintained even under high-temperature and high-humidity atmosphere, enabling reliable soldering.例文帳に追加

半導体チップの搭載時及び多層配線板の層間接続において、確実にはんだ接合することができ、はんだ接合後の残存フラックスの洗浄除去が必要なく、高温、多湿雰囲気でも電気絶縁性を保持し、信頼性の高いはんだ接合を可能とする、硬化性フラックス機能付接着剤及び硬化性フラックス機能付接着剤シートを提供する。 - 特許庁