「LATCH-UP」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The CPA tub 30 slides up to a prescribed lock so that the fitting latch 25 is locked.例文帳に追加

ＣＰＡタブ３０は、嵌合ラッチ２５をロックするように所定のロックまで摺動する。 - 特許庁

To provide a switching device with a reduced parasitic capacitance and increased latch-up resistance.例文帳に追加

寄生容量が低減し、ラッチアップ耐性が向上したスイッチング装置を提供する。 - 特許庁

To provide a reliable high-integrated CMOS semiconductor device with no latch up.例文帳に追加

ラッチアップの生じない高信頼性な高集積ＣＭＯＳ半導体装置を提供する。 - 特許庁

Consequently, the standby current is reduced and occurrence of latch-up can be suppressed.例文帳に追加

したがって、スタンバイ電流を低減化し、ラッチアップ現象の発生を抑制することができる。 - 特許庁

To provide a semiconductor device for electric power, preventing the occurrence of latch-up.例文帳に追加

ラッチアップの発生を防止することができる電力用半導体装置を提供する。 - 特許庁

To protect an insulated gate semiconductor device against damage caused by a latch-up phenomenon.例文帳に追加

絶縁ゲート型半導体装置において、ラッチアップ現象による素子破壊を防止する。 - 特許庁

To provide a semiconductor device and its manufacturing method capable of preventing latch-up.例文帳に追加

ラッチアップを防止することができる半導体装置及びその製造方法を提供する。 - 特許庁

To provide a method and a structure for improving latch up characteristic of a semiconductor element.例文帳に追加

半導体素子のラッチアップ特性を改善する方法及び構造を提供すること。 - 特許庁

The minimum time required to drive the predetermined time up to the full latch region from after it enters the half latch region can be set.例文帳に追加

所定時間をハーフラッチ領域に入ってからフルラッチ領域まで駆動するのに必要な最低限の時間を設定することができる。 - 特許庁

When a reset signal is input to a latch 7, a bus 2 and a line Li are pulled up by pull-up resistors RA0-RA20 since transistors TR0-TR20 are ON by the low-level output of the latch.例文帳に追加

リセット信号がラッチ７に入力されると、そのローレベル出力によりトランジスタＴＲ0〜ＴＲ20がオンするので、バス２及びラインＬiはプルアップ抵抗ＲA0乃至ＲA20によりプルアップされる。 - 特許庁

To provide a reference voltage generation circuit whose quantity resistance value of a quantity resistance test of latch-up is high by preventing variation of a rudder resistance value and disconnection of rudder resistor in a quality resistance test of latch-up.例文帳に追加

ラッチアップ耐量試験でのラダー抵抗値の変化およびラダー抵抗の断線を防ぐことで、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を提供する。 - 特許庁

To provide a highly reliable nonvolatile semiconductor memory device capable of preventing the occurrence of latch-up.例文帳に追加

ラッチアップの発生を阻止できる高信頼性の不揮発性半導体メモリ装置を提供する。 - 特許庁

To provide a switching element for power having large currents and high breakdown voltage characteristics for preventing latch-up.例文帳に追加

大電流，高耐圧特性を有し、ラッチアップを防止できるパワー用スイッチング素子を提供する。 - 特許庁

To prevent the latch up in a reception drive circuit control IC at the time of applying a DC power voltage.例文帳に追加

直流電源電圧印加時の受信駆動回路コントロールＩＣへのラッチアップを防止する。 - 特許庁

To provide an internal voltage generator for a semiconductor memory device which can prevent a latch-up phenomenon.例文帳に追加

ラッチアップ現象を防止できる半導体メモリ素子の内部電圧生成装置を提供すること。 - 特許庁

Thus, dynamic latch-up or the like is suppressed, and damage of a transistor or the like can be prevented.例文帳に追加

従って、ダイナミック・ラッチアップ等が抑制され、トランジスタ等の破損を防止することができる。 - 特許庁

To provide a semiconductor memory device which avoids a leakage current and latch up from happening.例文帳に追加

漏れ電流及びラッチアップの発生を防止できるようにした半導体メモリ装置を提供する。 - 特許庁

To provide IGBT where latch-up can be prevented and ON voltage can be reduced.例文帳に追加

ラッチアップを防止でき、かつＯＮ電圧を低減することができるＩＧＢＴを提供すること。 - 特許庁

To appropriately reduce latch-up caused by application of a trigger voltage to an OUT with a simple structure.例文帳に追加

ＯＵＴへのトリガ電圧の印加によるラッチアップを簡単な構造で的確に減少させる。 - 特許庁

To provide a static type semiconductor memory device which allow only a small standby current and is resistive to latch-up phenomenon.例文帳に追加

スタンバイ電流が小さく、ラッチアップに強いスタティック型半導体記憶装置を提供する。 - 特許庁

To obtain a multi-channel IGBT, which can be further improved its on-state current density and latch-up breakdown strength.例文帳に追加

オン電流密度及びラッチアップ耐量をさらに向上し得るマルチチャネルＩＧＢＴを得る。 - 特許庁

To securely reduce occurrence of latch-up due to application of a trigger voltage to OUT with a simple structure.例文帳に追加

ＯＵＴへのトリガ電圧の印加によるラッチアップを簡単な構造で的確に減少させる。 - 特許庁

To provide a semiconductor device which allows the structure to be microfabricated while preventing the occurrence of latch-up.例文帳に追加

ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置を提供する。 - 特許庁

To provide a semiconductor device which can raise latch-up resistance while miniaturizing physical size.例文帳に追加

体格の小型化とともにラッチアップ耐量を高めることのできる半導体装置を提供する。 - 特許庁

To reduce ringing and increase the resistance amount of latch up in a current waveform for driving a heater.例文帳に追加

ヒータを駆動する電流波形において、リンギングを少なく、かつラッチアップの耐量を増加させる。 - 特許庁

Since plural output power supply voltages simultaneously rise, the latch-up of the logic circuit is prevented.例文帳に追加

複数の出力電源電圧が同時に立ち上がるために、ロジック回路のラッチアップが防止される。 - 特許庁

To provide a semiconductor device for making noises difficult to propagate or improving a latch-up resistance.例文帳に追加

ノイズが伝播しにくい、あるいはラッチアップ耐量が向上した半導体装置を提供する。 - 特許庁

To provide a multioutput power circuit capable of preventing the latch-up of a logic circuit with a simple configuration.例文帳に追加

簡単な構成でロジック回路のラッチアップを防止できる多出力電源回路を提供する。 - 特許庁

A power switch 8 is only connected to the power line for an IC 1, having a low latch-up resistance.例文帳に追加

ラッチアップ耐性の低いＩＣ１のみへの電力ライン中に、電源スイッチ８を介挿する。 - 特許庁

The latch circuit 11 receives an output signal of the latch circuit 10 at the rise-up of the clock signal CLK, and outputs a detecting signal JUDGE.例文帳に追加

ラッチ回路Ｌ１１はクロック信号ＣＬＫの立上り時にラッチ回路Ｌ１０の出力信号を受け、検知信号ＪＵＤＧＥを出力する。 - 特許庁

The latch structure of the CMOS latch cell 22 is canceled by an NMOS (N-channel MOS) switch Qn 24 within the CMOS latch cell 22 when sampling data is written by an NMOS switch NMOS Qn 21 for sampling, by which the change in the state of the CMOS latch cell 22 is speeded up and the operation speed (operation margin) of the sampling latch circuit is increased.例文帳に追加

サンプリング用ＮＭＯＳスイッチＮＭＯＳＱｎ２１によるサンプリングデータの書き込み時に、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４によってＣＭＯＳラッチセル２２のラッチ構造を解除することで、ＣＭＯＳラッチセル２２の状態の変化を速くし、サンプリングラッチ回路の動作スピード（動作マージン）を上げる。 - 特許庁

A latch operation lever 6 which moves the latch members 4, 5 towards the unlocking side is attached slide-free on the supporting member 2 in the case 1, and the spring member 4c, 5c which energize the latch members 4, 5 towards the unlocking side are set up.例文帳に追加

ラッチ部材４，５を解錠側に動作させるラッチ作動杆６がケース内の支持部材２に摺動可能に装着され、ラッチ部材４，５を解錠側に付勢するばね部材４ｃ、５ｃが装着される。 - 特許庁

To improve latch-up resistance of IGBT without increase of manufacturing cost due to increase in the manufacturing steps.例文帳に追加

工数増加による製造コストの増大を招くことなく、ＩＧＢＴのラッチアップ耐量を向上させる。 - 特許庁

As a result, an ON-resistance is reduced, and an avalanche strength and a latch-up strength can be enhanced.例文帳に追加

この結果、オン抵抗を小さくすると共にアバランシェ耐量やラッチアップ耐量を向上させることができる。 - 特許庁

To obtain an effect of reducing an ON-voltage by an accumulating region while suppressing the generation of a latch-up phenomenon.例文帳に追加

ラッチアップ現象の発生を抑制しながら、蓄積領域によるオン電圧の低減効果を得ること。 - 特許庁

A latch 27 is rotatably mounted on the fixed rial mounting member 24, and pulled up by a spring 28.例文帳に追加

固定レール取付部材２４にはラッチ２７が回動可能に取り付けられ、バネ２８で引き上げられる。 - 特許庁

To prevent latch-up of an integrated circuit, without having to increase a power supply for a specific integrated circuit.例文帳に追加

特定の集積回路のために電源を増加することなく、集積回路のラッチアップを防止する。 - 特許庁

With this setup, a substrate potential can be restrained from falling into a floating state so as not to cause a latch-up.例文帳に追加

これにより、基板電位が浮遊状態になってラッチアップが発生するのを防止することができる。 - 特許庁

The latch circuit 5 is always connected with the power supply in order to hold the start-up signal S1.例文帳に追加

ラッチ回路５は、起動信号Ｓ１を保持するために、電源と常に接続された状態になっている。 - 特許庁

To provide a semiconductor device that has a sufficient latch-up resistance quantity, and a method of manufacturing the same.例文帳に追加

十分なラッチアップ耐量を得ることができる半導体装置及びその製造方法を提供する。 - 特許庁

The dielectric material filled in the extended part of the deepened trench improves the suppression of the latch-up.例文帳に追加

この深くしたトレンチの延長部分を埋める誘電材料がラッチアップの抑制を向上させる。 - 特許庁

To obtain an information recording and reproducing device which is provided with a data reproducing part capable of coping with the latch up of a slice level.例文帳に追加

スライスレベルのラッチアップに対処可能なデータ再生部を備えた情報記録再生装置を得る。 - 特許庁

By sharing a guard ring of an ESD protective element, and a cathode of a latch-up protection diode for protecting from the overcurrent noise in a latch-up test, an internal circuit is protected from both the overcurrent noise of an ESD and the overcurrent noise in a latch-up test, and the size of the electrostatic protection circuit device can be reduced.例文帳に追加

ＥＳＤ保護素子のガードリングとラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオードのカソードを共有することにより、ＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズの両方のノイズから、内部回路を保護しつつ、静電保護回路装置のサイズ縮小を図ることができる。 - 特許庁

The latch relay contact points 30a to 33a and 30b to 33b hold a return state up to energizing latch relay operation coils 30s to 33s by operating a set switch 36.例文帳に追加

ラッチリレー接点３０ａ〜３３ａ，３０ｂ〜３３ｂは、セットスイッチ３６が操作され、ラッチリレー作動コイル３０ｓ〜３３ｓが付勢されるまで復帰状態を保持する。 - 特許庁

To provide a power MOS transistor capable of reducing contact resistance while suppressing generation of latch-up.例文帳に追加

ラッチアップの発生を抑えつつ、接触抵抗を小さくすることができるパワーＭＯＳトランジスタを提供すること。 - 特許庁