「LATCH-UP」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The semiconductor integrated circuit separates a power supply path between a look up table 101 and a circuit configuration unit except a latch circuit of a flip flop 102A, and includes a power controller 109 and a power supply control circuit 111 for separately performing power control to the look up table 101 and the circuit configuration unit except the latch circuit.例文帳に追加

ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備える。 - 特許庁

To provide an ESD protection circuit using an N-EDSCR element, which is capable of solving a problem resulted from a latch-up, and to provide its manufacturing method.例文帳に追加

ラッチアップによる問題点を解決できるＮ−ＥＤＳＣＲ素子を用いたＥＳＤ保護回路及びその製造方法を提供すること。 - 特許庁

To provide a threshold control device capable of improving insulation resistance and latch up the resistance of an MISFET and easily attaining high integration.例文帳に追加

ＭＩＳＦＥＴの絶縁耐性、ラッチアップ耐性の向上および高集積化を容易にすることのできる閾値制御装置を提供する。 - 特許庁

To solve the problem wherein a remote control cannot operate because a microcomputer of a remote control circuit and a peripheral device latch up by malfunction caused by lightning surge, or the like.例文帳に追加

雷サージ等による誤動作でリモコン回路のマイコンや周辺部品がラッチアップし、リモコンが動作しなくなる不具合が発生している。 - 特許庁

To provide an electrostatic protection circuit device for protecting an internal element having a high breakdown voltage from the overcurrent noise of an ESD and overcurrent noise in a latch-up test.例文帳に追加

高耐圧の内部素子をＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズから保護する静電保護回路装置を提供する。 - 特許庁

To make the security of a high withstand voltage characteristic compatible with a reduction in on resistance and, at the same time, to prevent the occurrence of latch-up phenomena.例文帳に追加

高耐圧特性の確保とオン抵抗の低減との両立を図ることができると共に、ラッチアップ現象を防止できるようにする。 - 特許庁

To provide a semiconductor device which does not allow rise of well resistance even after micro-miniaturization and includes excellent latch-up resistance, and also to provide the manufacturing method of the same semiconductor device.例文帳に追加

微細化してもウエル抵抗を上昇させず、優れたラッチアップ耐性を有する半導体装置及びその製造方法を提供する。 - 特許庁

To provide an electrostatic protective circuit capable of removing a trade-off relation by properly controlling discharge capability or turn-on time while improving latch-up resistance.例文帳に追加

ラッチアップの耐性を向上させながら放電能力またはターンオン時間を適正に制御するようにしてトレードオフ関係を除去する。 - 特許庁

A latch member 42 is arranged in the offset state at the tip end of a leg 16 provided on a lower face of the seat body 13 in the lateral tip-up seat 10.例文帳に追加

横跳上げ式シート１０におけるシート本体１３の下面に設けるレッグ１６先端にラッチ部材４２をオフセット状に配置する。 - 特許庁

The distance between the gate insulating film and the latch-up suppression region is not less than a maximum depletion layer width in which the trench gate forms on the base layer.例文帳に追加

そして、該ゲート絶縁膜と該ラッチアップ抑制領域との距離は、該トレンチゲートが該ベース層に形成する最大空乏層幅以上とする。 - 特許庁

In the part excepting the seating faces, a heat radiation groove 3b is formed for discharging heat if latch-up occurs in the semiconductor device H.例文帳に追加

また、着座面以外の部分には、該半導体装置Ｈのラッチアップ発生時の放熱を目的とした放熱溝３ｂが形成されている。 - 特許庁

A semi-insulation (non-doped) layer 102b of GaAs is formed on a silicon base 102a for giving a buffer layer, thus eliminating the possibility of latch-up.例文帳に追加

ＧａＡｓの半絶縁性（未ドープ）層１０２ｂをシリコンベース１０２ａ上に形成してバッファ層を与え、ラッチアップの可能性を取除く。 - 特許庁

This restricts only a current flowing on the channel to prevent the latch up without increasing the resistance value of the drain region 14.例文帳に追加

この場合、チャネル部分に流れる電流のみが抑制され、ドレイン領域１４の抵抗値を大きくしないでラッチアップを防ぐことができる。 - 特許庁

To provide a semiconductor device having an insulated gate bipolar transistor which has high latch up endurance and operates at a low ON-state voltage in the case of normal mode.例文帳に追加

ラッチアップ耐量が高く、常態時には低オン電圧で動作する絶縁ゲートバイポーラトランジスタを備えた半導体装置を提供すること。 - 特許庁

A latch holding tool 34 is rotated by an attitudinal change by earthquake sensing operation of the earthquake sensing body 33 in a blocking-up state of the opening-closing body 23, and holds engagement of the opening-closing body 23 and a latch body 36, and locks the opening-closing body 23.例文帳に追加

開閉体２３の閉塞状態で、感震体３３の感震動作による姿勢変化により回動されるラッチ保持具３４が前記開閉体２３とラッチ体３６との係合を保持し、開閉体２３を施錠する。 - 特許庁

Even if a coaxial cable that is fixed to the joining portion is pulled up, the blade latch piece contacts the inner top face of the blade latch recess and the cylindrical contact section does not spread as the joining portion is open and it does not come out of the mating connector.例文帳に追加

合わせ目の方向に固定される同軸ケーブルを引き上げても、開き止め片が開き止め凹部の内頂面に当接し、合わせ目が開いて筒状接触部が拡径することがないので、相手コネクタから抜け出ない。 - 特許庁

Even when the sash 15 is closed in an abnormal opening condition in which the latch 35 is at the locking position, the latch 35 and an inner case 33 advance, retract, and move to allow the locking part 351 of the latch 35 to cross over the rail part 11A and continue closing operation up to a closing position in order to close the sash 15 securely.例文帳に追加

さらに、ラッチ３５が係止位置にある異常開状態において障子１５を閉操作した場合でも、ラッチ３５および内ケース３３が進退移動してラッチ３５の係止部３５１がレール部１１Ａを越えるので、閉位置になるまで閉操作を継続して障子１５を確実に閉じることができる。 - 特許庁

To provide a lateral insulated-gate bipolar transistor having a plurality of channels, capable of suppressing sacrifice such as deterioration of current performance, and materializing improvement of latch-up resistance.例文帳に追加

電流性能低下の犠牲を抑え、かつラッチアップ耐性向上を実現できる複数チャネルの横型絶縁ゲートバイポーラトランジスタを提供すること。 - 特許庁

That is, a latch-up phenomenon caused by the fact that a hole current flows concentrating at the peripheral cells is restrained from causing damage to the device.例文帳に追加

すなわち、周辺セルに正孔電流が集中的に流れて寄生サイリスタがラッチアップするという現象が抑制され、素子の破壊が防止される。 - 特許庁

The component 50 is attached movably only in a fixed range in an up-and-down direction (z direction) to a tab part 44 bent from the latch body 40.例文帳に追加

固定部材５０は、ラッチ本体４０から折り曲げられたタブ部４４に上下方向（ｚ方向）に一定範囲だけ移動可能に取り付けられている。 - 特許庁

To maintain latch-up resistance characteristics for a semiconductor device, as well as, providing a semiconductor device that can reduce its chip area, and to provide a manufacturing method for the device.例文帳に追加

半導体デバイスにおいて、ラッチアップ耐性を維持するとともに、チップ面積を縮小する半導体装置及びその製造方法を提供する。 - 特許庁

To improve latch up resistance by reducing n well resistance while suppressing an increase in p well resistance, in a semiconductor device having a triple well structure.例文帳に追加

トリプルウェル構造を持つ半導体装置においてＰウェル抵抗の増加を抑えながら、Ｎウェル抵抗を減少させてラッチアップ耐圧を向上させる。 - 特許庁

To provide a semiconductor device having triple well structure which can prevent latch-up from occurring, and to reduce the area of its layout by preventing a parasitic thyristor from conducting.例文帳に追加

寄生サイリスタの導通を防ぐことによってラッチアップの発生を防止し、レイアウト面積を縮小できるトリプルウェル構造の半導体装置を提供する。 - 特許庁

To provide a semiconductor device such as a horizontal type IGBT which can increase a current capacity and improve latch-up resistance, and to provide its manufacturing method.例文帳に追加

電流容量の増大とラッチアップ耐量の向上を図ることができる横型ＩＧＢＴなどの半導体装置およびその製造方法を提供する。 - 特許庁

According to the timing pulse generator, the period of reference pulse signals RS generated from an encoder signal is counted by an up-counter 71, and the counted value is latched by a 16-bit latch circuit.例文帳に追加

エンコーダ信号から生成された基準パルス信号ＲＳの周期をアップカウンタ７１で計数し、その値を１６ビットのラッチ回路でラッチする。 - 特許庁

To improve reliability by preventing surely latch-up of a MOS transistor even when instantaneous power interruption is caused in power source voltage externally supplied.例文帳に追加

外部供給される電源電圧に瞬間停電などが生じた場合でも、ＭＯＳトランジスタのラッチアップを確実に防止し、信頼性を向上する。 - 特許庁

After mounting, the ESD protective element of high ESD-resistance value acts because of surge voltage and latch up, and cuts the fuse element for allowing a conduction current to flow.例文帳に追加

実装後に、サージ電圧やラッチアップ等によりＥＳＤ耐量の高いＥＳＤ保護素子が動作し導通電流を流すためヒューズ素子を切断する。 - 特許庁

To provide a semiconductor device for simultaneously achieving reduction in size of a resistance element, and improvement in latch-up resistance of a field effect transistor (FET), and also provide a method of manufacturing the same semiconductor device.例文帳に追加

抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を提供する。 - 特許庁

To enable the high-speed operation of a photodiode, and suppress the penetration of photo carriers generated in the photodiode into a MOS device, and prevent latch up phenomena.例文帳に追加

フォトダイオードの高速動作を可能にし、フォトダイオードで発生した光キャリアのＭＯＳデバイスへの進入を抑制し、ラッチアップ現象を防止する。 - 特許庁

To provide an electrostatic protective circuit capable of preventing continuity of an excessive latch up operation while maintaining the high discharging capability of electrostatic current.例文帳に追加

本発明は、静電気保護回路に関し、静電気電流の高い放電能力を維持しつつ過剰なラッチアップ動作の継続を防止することにある。 - 特許庁

In this semiconductor, since a concentrated current flows through the p-type avalanche, the device is turned off surely, without causing latch-up phenomenon.例文帳に追加

本実施の形態の半導体装置では集中した電流がｐ型アバランシェを流れるので、ラッチアップが生じることなく確実にターンオフできる。 - 特許庁

METHOD, SEMICONDUCTOR STRUCTURE (METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE STRUCTURE HARDLY CAUSING LATCH-UP AND SEMICONDUCTOR DEVISE FORMED BY THE SAME)例文帳に追加

方法、半導体構造（ラッチアップが起こりにくい半導体デバイス構造を製造するための方法および該方法によって形成された半導体デバイス構造） - 特許庁

The Q-output terminal of DFF 6 is operated to latch the output signal of the Q-terminal of DFF 5 at the next build up of CLK.例文帳に追加

その次のＣＬＫの立ち上がりでＤＦＦ５のＱ端子の出力信号がＤＦＦ６のＱ出力端子にラッチされるように動作する。 - 特許庁

To achieve a semiconductor device with an electrostatic discharge protection circuit which has a high latch-up resistance without increasing an occupied area of a thyristor.例文帳に追加

サイリスタの占有面積を増大させることなくラッチアップ耐性が高い静電放電保護回路を備えた半導体装置を実現できるようにする。 - 特許庁

Accordingly, the deterioration of latch-up resistance upon switching operation can be suppressed without elongating a separating distance D1 and without enlarging the occupied area of a separated part.例文帳に追加

したがって、分離距離Ｄ１を長くせず、分離部分の占有面積を大きくせずにスイッチング動作時のラッチアップ耐量の低下が抑制される。 - 特許庁

For the mounting structure of the external facing materials holding the end sections of both up and down external facing materials by a latch fixed to a substrate material, the width of the latch 1 is widely formed and is provided across both right and left external facing material 9 and 10 adjacent to each other.例文帳に追加

下地材に固定された留め金具により上下の外装材の各端部を保持した外装材の取付け構造において、前記留め金具１を例えば幅広に形成して左右に隣接する外装材９，１０間に跨って設けた。 - 特許庁

After voltage of all bit lines is charged up to the power source voltage Vcc through PMOS transistor PT21 prior to write, bit lines are connected to supply sources of voltage in accordance with latch data of latch circuits Q23, Q22, Q21, and also write is performed in parallel.例文帳に追加

書き込み前に全ビット線電圧をＰＭＯＳトランジスタＰＴ２１を通して電源電圧Ｖ_CCに充電した後、ビット線をラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータに応じた電圧の供給源に接続させ、かつ並列的に書き込みを行う。 - 特許庁

To provide a voltage switching circuit in which reliability is improved by preventing the generation of any excess voltage or latch-up in switching voltage an in which the increase of a chip area is suppressed.例文帳に追加

電圧切替時の過電圧およびラッチアップの発生を防止して信頼性を向上させ、またチップ面積の増大を抑えた電圧切替回路を提供する。 - 特許庁

The lock striker 53 is locked on the latch 67 by a locking auxiliary mechanism 61 over the period before and after the actuation of the kicking-up device, allowing the slide movement of the striker arrangement portion.例文帳に追加

ロックストライカ５３は、係止補助機構６１により、ストライカ配設部位のずれ移動を許容して、跳ね上げ装置の作動の前後にわたってラッチ６７にロックされる。 - 特許庁

To enable high speed data transmission/reception by enabling exact latch of data, even if clock is speeded up, when image data synchronized with a clock signal are transmitted/received.例文帳に追加

クロック信号に同期した画像データを送受信する際に、クロックが高速化してもデータを正確にラッチすることができ、高速のデータ送受信を可能にする。 - 特許庁

To provide a biological information detection device for surely and quickly recovering from a latch-up state by detecting the interrupted state of a power supply voltage.例文帳に追加

電源電圧が遮断された状態を検出することで、確実にかつ早急にラッチアップ状態からの回復が可能な生体情報検出装置を提供する。 - 特許庁

Accordingly, resistance of n-well can be reduced, impurity of electrically effective n-well can be acquired, and latch-up resistance becomes better than that of the existing retro-grade well.例文帳に追加

これにより、Ｎウエルの抵抗を低減でき、Ｎウエルの電気的に有効となる不純物が確保でき、従来のレトログレードウエルより優れたラッチアップ耐性となる。 - 特許庁

The semiconductor device has such a structure as a silicide is not formed by a width W3 on the side opposing a transistor forming region 20 on the surface of a second guard ring 71 for preventing latch-up.例文帳に追加

ラッチアップ防止用の第２ガードリング７１の表面において、トランジスタ形成領域２０と対向する側には幅Ｗ３だけシリサイドを形成しない構造とする。 - 特許庁

Therefore, the generation of latch-up phenomenon of an output transistor N33 caused by the potential reversing phenomenon can be avoided, thus attaining stable and secure operation.例文帳に追加

これにより、この電位逆転現象に起因して発生する出力トランジスタＮ３３のラッチアップ現象の発生を防止でき、安定,確実な動作を実現できる。 - 特許庁

A high resistance poly-plug is connected to each source region, which is the emitter of a parasitic bipolar transistor so that parasitic thyristor operations are suppressed, and resistance to latch-up is improved.例文帳に追加

寄生バイポーラトランジスタのエミッタとなる各ソース領域に高抵抗のポリプラグが接続されているので、寄生サイリスタ動作が抑制されラッチアップ耐性が向上する。 - 特許庁