「LATCH-UP」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To provide an embedded insulated gate-structured power semiconductor device capable of obtaining a big current breaking capacity and capable of realizing a low on-resistance as in almost a thyristor while preventing the latch up of a parasitic thyristor.例文帳に追加

大きな電流遮断能力を得ると共に、寄生サイリスタのラッチアップを防止しながらサイリスタ並の低いオン抵抗を実現した埋込み絶縁ゲート構造の電力用半導体素子を提供することを目的とする。 - 特許庁

The latch device is set up such that a slider 2 grips the striker Ma as the slider 2 retreats from an advanced position to a retreated position, and releases the same as the slider advances from the retreated position to the advanced position.例文帳に追加

スライダー２によってストライカＭａを、このスライダー２が前進位置から後退位置に後退する過程で捕捉し、かつ、後退位置から前進位置に前進する過程で解放するようにしてなるラッチ装置である。 - 特許庁

The n-channel MOSFET 14 controls an easiness of latch-up of the second thyristor by connecting/opening the emitter of the npn transistor 22 to a cathode terminal K in response to an electrostatic voltage between an anode terminal A and the cathode terminal K.例文帳に追加

ｎチャネルＭＯＳＦＥＴ１４は、アノード端子Ａ−カソード端子Ｋ間の静電気電圧に応じて、ｎｐｎトランジスタ２２のエミッタをカソード端子Ｋに接続／開放して第２のサイリスタのラッチアップの容易さを制御する。 - 特許庁

To reduce influence of data loss due to latch up, and operations of parasitic bipolar components and snap back operations of MOSFETs being the phenomenon similar to them in a semiconductor integrated circuit device having a SRAM cell array.例文帳に追加

ＳＲＡＭセルアレイを有する半導体集積回路装置において、ラッチアップや、寄生バイポーラ素子の動作又はこれらと同様な現象であるＭＯＳＦＥＴのスナップバック動作によるデータ消失の影響を低減する。 - 特許庁

The latch 5 is turned counterclockwise, the linking portion 43 is dislocated from the linkage with a linkage portion 44 of the base 6, and a cover assembly body 70 is jumped up and the slider 2 is made movable to the right.例文帳に追加

そしてラッチ５を反時計方向に回動させ係止部４３をベース６の係止部４４との係合から外し、カバー組立体７０を上方に跳ね上げスライダー２が右方に動くようにすればよい。 - 特許庁

To provide an output buffer capable of a high-speed operation with small power consumption which has a high degree of freedom of layout in the case of one chip integration, can easily take countermeasures against an ESD(Electrostatic Discharge) and latch-up while suppressing overshooting and undershooting.例文帳に追加

１チップに集積化する際のレイアウトの自由度が高く、ＥＳＤ及びラッチアップ対策が容易で、オーバーシュート・アンダーシュートを抑制しながら高速動作可能な低消費電力の出力バッファを提供する。 - 特許庁

Thus, in the case of breakdown of the IGBT 1, the part of the pnp transistor structure starts breakdown earlier than the cell region due to the breakdown characteristic of a pnp transistor, so that the IGBT where latch-up breakage occurs hardly is obtained.例文帳に追加

このため、ＩＧＢＴ１の降伏時、ＰＮＰトランジスタ構造部分がＰＮＰトランジスタの降伏特性によりセル領域よりも先に降伏を開始するため、ラッチアップ破壊し難いＩＧＢＴを実現することができる。 - 特許庁

To provide a sequential power supply system that can easily countermeasure latch-up among many complementary semiconductor substrates adopting a large scale configuration without modifying a structure of the inside of a semiconductor circuit or the like.例文帳に追加

大規模構成による異なる多数の相補型半導体基板間でのラッチアップ対策を、半導体回路内部の構造等を変更することなく容易に行う順次電源供給方式を提供する。 - 特許庁

To provide a latch device having such a structure that returns a catcher 2 into the predetermined condition when it is unexpectedly turned up to a wraparound position while it catches no striker body 1.例文帳に追加

ストライカ体１を捕捉しない状態で、予期せずキャッチャー２が回り込み位置まで回動してしまった場合に所期の状態に復帰させることができる構造を、より効果的な態様をもって提供する。 - 特許庁

The start-up signal generation circuit 3 and the delay circuit 4 are supplied with an input voltage VIN as the power supply voltage through a power source switch 6 which is turned on/off by the output signal S1 from the latch circuit 5.例文帳に追加

起動信号生成回路３と遅延回路４は、ラッチ回路５の出力信号Ｓ１によってオンオフ動作される電源スイッチ６を介して、入力電圧ＶＩＮが電源電圧として供給されている。 - 特許庁

The mechanical parking device 1 has a console panel 2 with a moving up and down switch, an on-state is held when an operator 70 turns the moving up and down switch on, and latch system, in which a pallet 51 on which an automobile 80 is placed is lifted or lowered automatically from one stage 91 or 92 to another stage 92 or 91, is adopted.例文帳に追加

昇降スイッチを有する操作パネル２を備え、操作者７０が昇降スイッチをオンすると、オン状態を保持して、自動車８０を載せたパレット５１を一つの段９１，９２から別の段９２，９１まで自動的に上昇または下降させるラッチ方式の機械式駐車装置１である。 - 特許庁

Erasure processing is performed making a memory cell of only matrix specified in an individual latch circuit in which a write-in state is stored as an object, the operation is repeated until memory cells being in a write-in state are used up.例文帳に追加

書込み状態を記憶している個別ラッチ回路でマトリックス的に指定される行列のみのメモリセルを対象に消去処理を行い、書込み状態となっているメモリセルがなくなるまで、上記の動作を繰り返す。 - 特許庁

A source region (3) in ohmic contact with the first electrode (10) and an anti-latch-up region (4) in ohmic contact with the first electrode (10) are, in a vertical cross-section, only formed in the IGBT-cell (110).例文帳に追加

垂直断面において、ＩＧＢＴセル（１１０）内にのみ、第１の電極（１０）とオーミック接触しているソース領域（３）と、第１の電極（１０）とオーミック接触している反ラッチアップ領域（４）とが形成されている。 - 特許庁

When the second movable contactor is turned to the open pole direction up to a position to ensure a contact point gap G to enable shutting-down of a current passing circuit, the latch 23 regulates a shift of the locking pin 31 to hold the second movable contactor.例文帳に追加

第２可動接触子が、通電回路の遮断を可能とする接点ギャップ長Ｇを確保する位置まで開極方向に回動した際に、ラッチ２３が係合ピン３１の移動を規制して第２可動接触子が保持される。 - 特許庁

To avoid an occurrence of a latch-up phenomenon even in the case of VSS1>VSS2, when input voltages VDD1 and VSS1 under VDD2>VSS2>VSS1 and VDD1>VSS1 are input and the levels are shifted to VDD2 and VSS2.例文帳に追加

ＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係にある入力電圧ＶＤＤ１，ＶＳＳ１を入力してＶＤＤ２，ＶＳＳ２にレベルシフトする際に、ＶＳＳ１＞ＶＳＳ２になったときであってもラッチアップ現象の発生を回避する。 - 特許庁

To provide a liquid crystal drive controller incorporating a power supply circuit in which latch-up is retarded even when the level of the other liquid crystal drive voltage is determined while matching one level of the amplitude of a segment drive voltage to the ground potential.例文帳に追加

セグメント駆動電圧の振幅の一方のレベルを接地電位に合わせて他の液晶駆動電圧のレベルを決定するようにしてもラッチアップを起こしにくい電源回路を内蔵した液晶駆動制御装置を提供する。 - 特許庁

To provide a discharge circuit of nonvolatile semiconductor memory, which can shorten discharge time to prevent excess and latch up of withstand pressure by a constant current circuit which simultaneously discharges each terminal of a memory array with discharge operation after erase operation.例文帳に追加

消去動作後の放電動作で、メモリアレイの各端子を同時に放電する定電流回路により、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止できる不揮発性半導体メモリの放電回路を提供する。 - 特許庁

Joining of a tilt operation lever 7A and a telescopic operation lever 7B is released in a state of folding up the operation end 7C, and a latch member 7L puts the two operation levers in a joining state in a state of opening the operation end 7C.例文帳に追加

操作端７Ｃが折り畳まれた状態では、チルト操作レバー７Ａとテレスコ操作レバー７Ｂの結合は解除され、操作端７Ｃが開かれた状態ではラッチ部材７Ｌが２つの操作レバーを結合状態にする。 - 特許庁

To provide an electronic apparatus, a control method thereof, and a program, which perform a quick startup from a low temperature, enable a normal operation in short order, and prevent abnormal operations such as a latch-up and runaway in a semiconductor during heating, the abnormal operations being not covered by warranty.例文帳に追加

低温からの起動を迅速に行い、すばやく正常動作可能とし、かつ、加熱中に半導体がラッチアップ、暴走等の保証外の異常動作を防ぐ電子機器及びその制御方法、プログラムを提供する。 - 特許庁

The integrated circuit device including an array of memory cells includes a plurality of sense amplifiers couplable to the memory cells with each of the sense amplifiers having associated pull-up and pull-down switching devices respectively coupled to first and second latch nodes thereof.例文帳に追加

メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。 - 特許庁

Moreover, the circuit device is equipped with; detection circuits each of which outputs a detection signal 1 by detecting occurrence of latch up every one bit column; and power source control circuits each of which controls a voltage to be applied to the power source lines VL1, GL1, etc., every one bit column.例文帳に追加

さらに、1ビット列ごとにラッチアップの発生を検知して検知信号１を出力する検知回路と、１ビット列ごとに、電源線ＶＬ１、ＧＬ１等に与える電圧を制御する電源制御回路を備えている。 - 特許庁

An integrated circuit device comprising a memory cell array comprises a plurality of sense amplifiers being able to couple to the memory cells, and each of sense amplifiers has related pull-up and pull-down switching devices coupled to first and second latch nodes respectively.例文帳に追加

メモリセルのアレイを含む集積回路装置はメモリセルに結合可能な複数のセンスアンプを含み、センスアンプの各々はその第１および第２のラッチノードにそれぞれ結合される関連するプルアップおよびプルダウンスイッチング装置を有する。 - 特許庁

At this time, a limit switch 24 detects that the latch 8 is arranged from a home position to the closing starting position, and a timer circuit in a control circuit starts to count up a drawing operation time by the motor, based on the detection.例文帳に追加

このとき、リミットスイッチ２４は、ラッチ８が原位置からクロージング開始位置に配置されたことを検出し、制御回路内のタイマ回路は、その検出に基づいてモータＭによる引き込み動作時間の計時が開始される。 - 特許庁

To improve reliablity of a semiconductor device by making latch-up caused by a parasitic thyristor strucute hard to occur, and avoiding a decrease in reliability of a circuit operation caused by detouring of noise generated at a well to the other power source via a connecton capacity.例文帳に追加

寄生サイリスタ構造に起因するラッチアップが起こりにくくすること、またウェルで発生したノイズが接合容量を介して他の電源に回りこむことによる回路動作の信頼性低下を回避して、半導体装置の信頼性を向上させる。 - 特許庁

To provide a control device of an automatic transmission capable of reducing a latch shock, and capable of reducing a time lag up to starting from shift operation in the inverse direction, when the shift operation is performed in the inverse direction even when traveling at a low speed.例文帳に追加

たとえ低速であっても走行時に逆方向へのシフト操作があった場合に、ラッチショックを低減し得ると共に、逆方向へのシフト操作から発進するまでのタイムラグを小さくし得る自動変速機の制御装置を提供する。 - 特許庁

To materialize an input signal level conversion circuit of high performance because a current value sufficient for driving a switching transistor(TR) can be secured without generating malfunction such as latch-up and an ON/OFF operation point can be designed under an optimum condition.例文帳に追加

ラッチアップ等の誤動作をおこすことなく、スイッチングトランジスを駆動するのに十分な電流値の確保を可能とし、かつオン、オフの動作点を最適条件に設計することができ、結果として高性能の入力信号レベル変換回路を実現する。 - 特許庁

The high- concentration diffused regions 4, 6, 8, and 9 are arranged in the basic cell row, so that semiconductor integrated circuit device can be designed where a latch-up phenomenon can be prevented from occurring between the basic cell rows, without deteriorating it in arrangement.例文帳に追加

高濃度拡散層領域４、６、８、９を基本セル列の内部に配置したことにより、配置効率及び設計効率を低下させることなく、基本セル列相互間のラッチアップを防止できる半導体集積回路装置を設計する。 - 特許庁

To provide a semiconductor device, along with a manufacturing method therefor which has a high ESD-resistance value before mounting, and which can prevent breakage of an ESD protective element caused by latch up and the surge voltage generated due to internal circuit actuation after mounting.例文帳に追加

実装前は、高いＥＳＤ耐量を有し、実装後は、内部回路が動作することにより発生するサージ電圧やラッチアップ等によるＥＳＤ保護素子の破壊を防ぐことができる半導体装置及びその製造方法を提供する。 - 特許庁

Since the resistive component can be increased at the sources 10S, 20S without increasing the area required for a CMOS output circuit significantly, latch-up can be reduced surely with a minimum necessary circuit area.例文帳に追加

これにより、ＣＭＯＳ出力回路に要する面積を大幅に増大させることなく、ソース１０Ｓ，２０Ｓ部分の抵抗成分を大きくすることができるため、結果として必要最小限の回路面積にてラッチアップを的確に減少させることができる。 - 特許庁

To prevent the latch-up of a microcomputer by keeping the output of reference power VREF not larger that the output of power VDD when the power is turned on/off in a power circuit supplying power VDD and reference power for an A/D converter VREF to the microcomputer.例文帳に追加

マイコンに電源Ｖ_DDとＡ／Ｄ変換器用基準電源Ｖ_REF とを供給する電源回路であって、電源オン・オフ時に、基準電源Ｖ_REF 出力が電源Ｖ_DD出力より大きくならないようにして、マイコンのラッチアップを防止する。 - 特許庁

To provide an insulated gate semiconductor device for sure shutting off of the flow of charges, without latch-up by the movement of a hole remaining inside a base layer at turning from an ON-state to an OFF-state and without raising the ON-voltage.例文帳に追加

ON状態からOFF状態にしたときに、ベース層内に残存しているホールの移動によってラッチアップすることなく、かつON電圧を上昇させずに確実に電荷の流れを遮断することができる絶縁ゲート型半導体装置を提供する。 - 特許庁

The measuring instrument for measuring the noise in the semiconductor device changes the reference voltage Vref, monitors times from a change of a trigger signal S serving as a trigger of the noise generation up to changes of output signals OUTP, OUTN from the two latch circuits, and plots the reference voltage Vref and timing up to the changes of the outputs to estimate a noise waveform.例文帳に追加

半導体装置のノイズを測定する計測器は、参照電位Ｖｒｅｆを変化させて、ノイズ発生のトリガとなるトリガ信号Ｓの変化から２つのラッチ回路の出力信号ＯＵＴＰ、ＯＵＴＮの変化までの時間をモニタし、参照電圧Ｖｒｅｆと出力の変化までのタイミングをプロットすることでノイズ波形を推定する。 - 特許庁

Write data externally given is latched to data latch circuits DLL, DLR, it is discriminated that latched write data corresponds to which threshold of multi-level values for every write operation of plural stages, write control information being a discriminated result is latched to a sense latch circuit SL, write operation for setting threshold voltage of a multi-level to a memory cell is performed step up step.例文帳に追加

外部から与えられる書込みデータをデータラッチ回路（ＤＬＬ，ＤＬＲ）にラッチし、ラッチした書込みデータが多値のどの閾値に対応するかを複数段階の書込み動作毎に判定してその判定結果である書込み制御情報をセンスラッチ回路（ＳＬ）にラッチさせ、ラッチされた書込み制御情報に従って、多値の閾値電圧をメモリセルに設定するための書込み動作を段階的に行なう。 - 特許庁

To provide a bus level control and generating circuit which reduces the power consumption by instantly driving plural latch circuits of a signal input circuit and using a resistance value of a terminating resistance of pull-up type when a bus of the bus circuit is transited to a High-Z state.例文帳に追加

バス回路のバスがＨｉｇｈ−Ｚ状態に移行するとき、信号入力回路のラッチ回路を複数瞬間に駆動し、プルアップ型の終端抵抗の抵抗値を用いることで消費電力を低減するバスレベル制御生成回路を提供する。 - 特許庁

When the open lever member 23 is operated to open the door by an opener device 56, the pole member 22 is detached from the latch member 21, and the link member 25 is driven by the open lever member 23 so that the lift leer member 24 pushes up the striker 14.例文帳に追加

オープンレバー部材２３がオープナ装置５６によって開扉操作されたとき、ポール部材２２がラッチ部材２１から外れるとともに、オープンレバー部材２３によってリンク部材２５が駆動されることにより、リフトレバー部材２４がストライカ１４を押し上げる。 - 特許庁

To provide a semiconductor device, and its fabricating method, in which erroneous operation is reduced by preventing conduction of the same conductivity type well and a silicon substrate from being blocked in the depth direction, and to enhance the latch-up resistance by decreasing the sheet resistance of the well.例文帳に追加

同導電形のウェルとシリコン基板との深さ方向の導通を阻害しないようにして、装置の誤動作を少なくし、またウェルのシート抵抗を低くして、ラッチアップ耐性を高くするようにした半導体装置及びその製造方法を提供する。 - 特許庁

To reduce total current consumption without causing latch-up in a CMOS integrated circuit by eliminating a current output from a common circuit to the CMOS integrated circuit.例文帳に追加

ラッチアップ状態が継続されると、本来電圧駆動型のＣＭＯＳ素子でも予想以上の電流が流れ、内部配線などが発熱・溶解を起こし、結果的に破壊されてしまうが、ＣＭＯＳ集積回路を使用する電子回路では完全なラッチアップ対策が施されていない。 - 特許庁

Thereby, by simple circuit constitution in which only auxiliary capacitor C is used, potential difference of fall of a (p) well potential is made large, reduction of pump efficiency by back gate effect is prevented when power source voltage is made lower, while latch-up and charge leak are prevented.例文帳に追加

こうして、補助容量Ｃを用いるだけの簡単な回路構成で、ｐウェル電位の突き下がりの電位差を大きくして、電源電圧の低電圧化に際してバックゲート効果によるポンプ効率の低下を無くすと共に、ラッチアップやチャージ漏れを防止する。 - 特許庁

In addition, gate sections 9 and 10 which can be selectively set to a first state in which signals can be delivered and received among ICs and a second state in which the ICs are electrically insulated from each other are connected between the IC 1, having low latch-up resistance and other ICs 2 and 3.例文帳に追加

またラッチアップ耐性の低いＩＣ１と他のＩＣ２およびＩＣ３との間に、ＩＣ間での信号の授受を可能とする第１状態およびＩＣ間を電気的に絶縁する第２状態とを選択的に取り得るゲート部９，１０を介挿する。 - 特許庁

To obtain a semiconductor device that allows a high supply voltage circuit section to have sufficient latch-up resistance, without having to increase the number of processes, and uses the same trench separation as that of the high supply voltage circuit section, even in a low supply voltage circuit section to achieve a high degree of element integration at the same time.例文帳に追加

工程の増加なく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得る。 - 特許庁

To provide a high voltage generator capable of preventing a latch-up phenomenon and of increasing high pumping efficiency and pumping stability by selecting and using one of two kinds of pumps in the case of the two kinds of pumps having different external voltages.例文帳に追加

外部電圧が互いに異なる２種類の場合、２種類のポンプの中から一つを選択して使用することにより、ラッチアップ現象が発生せず、ポンピングの高効率とポンピングの安定性を向上させることが可能な高電圧発生器を提供する。 - 特許庁

To provide a semiconductor device that can realize high-speed operation and low power consumption by building up a PLL circuit, that employs ring oscillators of a plurality of stages to generate a latch clock signal with a frequency of a plurality of multiple, without multiplying an input clock signal.例文帳に追加

入力クロック信号を逓倍せず、複数段のリングオシレータによって複数倍の周波数のラッチクロック信号を生成するＰＬＬ回路を構築して、高速動作および低消費電力化を実現することができる半導体装置を提供する。 - 特許庁

To enhance ink ejection performance by connecting an inkjet head driving circuit with power supplies individually thereby stabilizing the operational performance thereof, and to prevent abnormal heating by setting a fixed relation among the voltages of respective power supplies thereby preventing latch up.例文帳に追加

インクジェットヘッド駆動回路に電源を各々別個に接続し、インクジェットヘッド駆動回路の動作性能を安定させてインク吐出性能を向上し、また各電源の電圧が一定の関係となるように設定することで、ラッチアップを防止し、異常発熱を防止する。 - 特許庁

To provide the forming method of STI easy to achieve high speed by suppressing the rapid increase of electric power consumption while suppressing the lowering of a latch-up tolerated dose without employing next generation alignment technology in a semiconductor device including a MOS transistor.例文帳に追加

ＭＯＳトランジスタを含んだ半導体装置において、次世代の露光技術を採用せずに、ラッチアップ耐量の低下を抑制しながら、消費電力の急激な上昇を抑制して高速化を達成することが容易になるＳＴＩの形成方法を提供する。 - 特許庁

To provide a high breakdown voltage semiconductor device capable of increasing dV/dt resistance and preventing malfunctions because of the latch-up of a parasitic element structure within a high potential island even in the case of using an insulation separation structure even when using a high breakdown voltage junction terminating structure which can be manufactured inexpensively.例文帳に追加

安価に製造できる高耐圧接合終端構造による絶縁分離構造を用いる場合においても、ｄＶ／ｄｔ耐量が高く、高電位島内の寄生素子構造のラッチアップによる誤動作を防止することができる高耐圧半導体装置の提供。 - 特許庁