「LATCH-UP」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Since a latching-up IGBT chip 14 for generating latch-ups is short-circuitted before an IGBT chip 12 is destroyed in an open state, even when a plurality of module-type IGBTs 11 are connected in series, remaining module type IGBTs 11 can keep the serial connection, as it is.例文帳に追加

ＩＧＢＴチップ１２が開放状態で破壊する前にラッチアップを発生するラッチアップ用ＩＧＢＴチップ１４が短絡となるので、複数個のモジュール型ＩＧＢＴ１１を直列接続した場合でも、残りのモジュール型ＩＧＢＴ１１は直列接続を維持できる。 - 特許庁

To provide a protection circuit that protects a semiconductor integrated circuit from the eddy current noise of an ESD and eddy current noise in a latch-up test and can enhance the degree of flexibility in the arrangement of wiring from a power terminal to a protective element, and to prevent a chip area from increasing.例文帳に追加

半導体集積回路をＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。 - 特許庁

To provide a non-feedback type class-D amplifier capable of making a circuit compact, in which effects of noise or switching noise caused by an oscillator can be reduced, output waveform distortion is eliminated and output buffer latch-up is prevented, thereby suppressing power consumption.例文帳に追加

回路の小型化が可能な無帰還型のＤ級増幅器において、発振器に由来するノイズやスイッチングノイズの影響の低減化を可能にして、出力波形の歪みをなくし、出力バッファのラッチアップを防止し、消費電力を抑制したＤ級増幅器を提供する。 - 特許庁

To provide a semiconductor device having a small area, where when forming circuit elements on a semiconductor substrate having a formed IGBT thereon, especially when constituting a pchMOSFET, the latch-up of a parasitic thyristor generated in the circuit elements and the semiconductor substrate can be prevented.例文帳に追加

ＩＧＢＴが形成されている半導体基板上に回路素子を形成する場合、とくにｐｃｈＭＯＳＦＥＴを構成する場合に、回路素子と半導体基板とに発生する寄生サイリスタのラッチアップを防止することができる小面積の半導体装置を提供する。 - 特許庁

To provide joint structure of a built-up pontoon and joint metal fixtures thereof capable of being easily mounted also to a quaywall side having high stability and safety without making any uneven step in a joint section and simply carrying out joint work from above without dropping any latch in the water.例文帳に追加

連結部に段差が生じることなく、安定性及び安全性が高く、連結作業が上から簡単にできしかも止め具が水中に落下せず、岸壁側にも容易に取り付けられるようにした組立式浮き桟橋の連結構造及びその連結金具を提供する。 - 特許庁

To integrate a transverse IGBT which has a high withstand voltage, can be driven at a large current and has high latch up resistance and low ON resistance per unit area, and a transverse MOS transistor which has high withstand voltage and low ON resistance per unit area on the same substrate by the same process.例文帳に追加

高耐圧で、大電流での駆動が可能であり、かつラッチアップ耐量が高く、単位面積あたりのオン抵抗が低い横型ＩＧＢＴと、高耐圧で、単位面積あたりのオン抵抗が低い横型ＭＯＳトランジスタを、同一のプロセスにより同一基板上に集積すること。 - 特許庁

The lock mechanism 58 includes: right and left rocking members 60 rockably provided on the back of the mounting body 51; an interlocking means 61 for moving up and down the latch 57 by rocking of each rocking member 60; and an actuator 62 for rocking the right and left rocking members 60 at the same time.例文帳に追加

ロック機構５８は、装着体５１の背面に揺動自在に設けた左右揺動部材６０と、この各揺動部材６０の揺動によりラッチ５７を上下動させる連動手段６１と、左右揺動部材６０を同時に揺動するアクチュエータ６２と有する。 - 特許庁

To provide a board electric potential detecting circuit and a board electric potential generating circuit where, with no process-dependency, a board electric potential is detected and controlled at high precision, a response speed is high, latch-up is prevented, the occupation area of element is suppressed from increasing, and a leak current is suppressed.例文帳に追加

プロセス依存性を有することなく基板電位を高精度で検知し制御することができ、応答速度が速く、ラッチアップを防止できると共に、素子の占有面積の増大を抑制し、リーク電流を抑制することができる基板電位検知回路及び基板電位発生回路を提供する。 - 特許庁

Clocks for counting up the counter circuits of of respective sets are formed as different frequency clocks without a common divisor in each set, and the count values of the counter circuits of the respective sets held to the latch circuits 4, 7 of the respective sets when receiving trigger signals are composed and made the random numbers.例文帳に追加

各組のカウンタ回路をカウントアップさせるクロックを、各組毎でそれぞれ公約数を有しない異なる周波数のクロックとし、トリガ信号を受けたときに各組のラッチ回路４，７にそれぞれ保持される各組のカウンタ回路のカウント値を合成して乱数とする。 - 特許庁

In this case, the Schottky barrier diode comprising the junction of a diffusion layer used in the formation of the circuit element to a metal wiring layer is used in the latch-up-operation preventing circuit of the parasitic thyristor so that with a smaller area, higher protective effect for the circuit than that of the conventional cases can be obtained.例文帳に追加

そして、回路素子の形成に用いられる拡散層と金属配線層の接合からなるショットキーバリアダイオードを寄生サイリスタラッチアップ動作防止用回路に用い、従来のものよりもより小面積で、より高い保護効果を得ることができるようにしてている。 - 特許庁

Step sections 14P, 16P of holding members 14, 16 which make up the latch mechanism, are adapted to selectively engage to a projection section 20P of a slider member 20 such that the holding members 14, 16 are placed on positions for holding a semiconductor device 36 or releasing the semiconductor device 36.例文帳に追加

ラッチ機構を構成する押え部材１４、１６の段差部１４Ｐ，１６Ｐが、スライダー部材２０の突起部２０Ｐに選択的に係合することにより、押え部材１４、１６が半導体装置３６を保持する位置、または半導体装置３６を解放する位置をとるもの。 - 特許庁

To provide a dropped voltage output circuit in which a latch-up phenomenon of a load circuit is prevented from start of a power source to complete start of operation of a charge pump circuit and abrupt variation of a substrate potential is prevented at the time of state shift of dropped voltage output from ON to OFF.例文帳に追加

電源が立ち上がってからチャージポンプ回路が完全に動作を始めるまでの間、負荷回路のラッチアップ現象を防止するとともに、降圧電圧出力をオンからオフへ状態移行時、基板電位の急激な変化を防止する降圧電圧出力回路を提供することを目的とする。 - 特許庁

In the semiconductor device having a trench separation structure, at least a well region and a MOS type transistor are formed in the high power supply voltage circuit section, there is a carrier capture region for preventing latch-up near the edge of the well region, and the carrier capture region is deeper than a trench separation region.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍にラッチアップを防止するためのキャリア捕獲領域を有し、キャリア捕獲領域の深さはトレンチ分離領域の深さよりも深くした。 - 特許庁

The command generation circuit includes: a first driving unit for driving an output node in response to an internal MRS command and a RAS idle signal; a second driving unit for driving the output node in response to a finishing signal; and a latch unit for latching a signal at the output node in response to a power-up signal and generating a SRP command.例文帳に追加

内部ＭＲＳコマンド及びラスアイドル信号に応答して出力ノードを駆動する第１駆動部と、終了信号に応答して出力ノードを駆動する第２駆動部と、パワーアップ信号に応答して出力ノードの信号をラッチしてＳＲＲコマンドを生成するラッチ部と、を含む構成とした。 - 特許庁

This latch mechanism R positions a turning body D, at a reference position by a catcher 2 for catching a striker body 1 which approaches moved from a side in front of user at a standby position and advancing, turning it up to a run-around position, when operating the turning body D in a turning manner so as to position it toward the reference position.例文帳に追加

回動体Ｄを展開位置から基準位置に向けて回動操作したときに手前側から移動されてくるストライカ体１を待機位置で捕捉して回り込み位置まで往動回動されるキャッチャー２によって回動体Ｄを基準位置に位置づけるようにしたラッチ機構Ｒである。 - 特許庁

To provide a semiconductor device having a trench isolation structure, wherein related to a CMOS integrated circuit, etc., it comprises multiple power source voltage using trench isolation as an element isolation method, both isolation characteristics between NMOS and PMOS at a low power source voltage part and a latch-up resistance of a high power source voltage part are maintained without difficulty in the manufacturing process.例文帳に追加

素子分離方法としてトレンチ分離を用いた多電源電圧を有するＣＭＯＳ集積回路等において、低電源電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧部のラッチアップ耐性を両立することができると共に、製造工程上の困難性を伴わないトレンチ分離構造を有する半導体装置を提供する。 - 特許庁

In a third mode, a silicon-on insulator radiation detector has a silicon layer formed on the insulating substrate, the silicon layer has the PNPN structure and a gate layer formed thereon, the gate layer has a PN gate, and latch-up occurs only in response to incident radiation in the radiation detector.例文帳に追加

第３の態様は、絶縁基板上に形成されたシリコン層を備えており、このシリコン層が、ＰＮＰＮ構造とＰＮＰＮ構造の上に形成されたゲート層とを備え、このゲート層がＰＮゲートを備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器である。 - 特許庁

To provide a semiconductor device hard to be damaged even though a minus voltage is applied to a collector side when an IGBT part is turned off, suppressing a parasitic transistor operation in a control circuit part by decreasing current from the collector side to the control circuit part at the time of turning-off to make a latch-up breakdown of the IGBT part hard to occur without increasing a chip size very much.例文帳に追加

ＩＧＢＴ部がオフに移る際にコレクタ側に負電圧が生じても破壊され難く、オン時にはコレクタ側から制御回路部への電流を少なくして制御回路部での寄生トランジスタ動作を抑制し、ＩＧＢＴ部のラッチアップ破壊を起こり難くした半導体装置を、チップサイズをそれほど大きくすることなく提供すること。 - 特許庁

The active matrix substrate (the substrate for the display panel) 1 is equipped with a plurality of active elements, a driver IC 5 for driving these and a boosting circuit (power source IC 7) for applying a boosted voltage to the driver 5, in which the diodes 8a to 8c for suppressing the occurrence of the latch-up in the boosting circuit are monolithically formed on the active matrix substrate 1.例文帳に追加

複数のアクティブ素子と、それらを駆動するドライバＩＣ５と、ドライバ５に昇圧した電圧を印加する昇圧回路（電源ＩＣ７）とを備えたアクティブマトリクス基板（表示パネル用基板）１において、昇圧回路におけるラッチアップの発生を抑制するダイオード８ａ〜８ｃが、アクティブマトリクス基板１にモノリシックに形成されている。 - 特許庁

To easily and appropriately prevent latch-up from being caused in an IC (semiconductor integrated circuit) provided in an image reading apparatus due to charging of an original platen, in the image reading apparatus in which an original placed on or conveyed onto the original platen is irradiated with light emitted from a light source and image data of the original are produced according to reflected light from the original.例文帳に追加

原稿台上に載置または搬送された原稿に光源から出射された光を照射し、原稿からの反射光に基づいて上記原稿の画像データを生成する画像読取装置において、原稿台の帯電に起因してこの画像読取装置に備えられるＩＣ（半導体集積回路）にラッチアップが生じることを容易かつ適切に防止する。 - 特許庁

The semiconductor device having a trench isolation structure is constituted by forming at least one well region and an MOS type transistor at the high power supply voltage circuit part, and a carrier capturing region composed of a silicon region whose crystallinity is broken by argon ion implantation of high energy or the like and a region into which heavy metal such as gold is implanted is formed and disposed at an end of a well region so as to prevent a latch-up.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部にラッチアップを防止するために高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域を形成し、配置する。 - 特許庁