「P bit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

One page buffer P/B is connected to one bit line.例文帳に追加

１本のビット線に対応して、１個のページバッファＰ／Ｂが接続される。 - 特許庁

A thinning-out calculator 2312 thins out a bit from the bit string of n bits to output a bit string of p(<n) bits.例文帳に追加

間引き演算器２３１２は、ｎビットのビット列からビットを間引き、ｐ（＜ｎ）ビットのビット列を出力する。 - 特許庁

A bit-shift-add- reducing part 10 transacts several kinds of bit-shift to an output data of the bit-shift-reducing part, and processes so that an input signal is changed to be an output of (2p-1)/2p-2p-(2p-1-1)/2p by adding each of the outputs.例文帳に追加

ビットシフト加算減衰部１０はビットシフト減衰部２の出力データに対して数種類のビットシフトを行い、それぞれの出力を加算することにより入力信号を(2^p-1)/2^p〜2^p-(2^p-1-1)/2^pの出力となる処理をする。 - 特許庁

The comparison unit 320 compares a bit string TK' generated on the basis of the bit string Ks with the bit string TK, and if the both are matched, the update unit updates the bit string S and the bit string P.例文帳に追加

比較部３２０は、ビット列Ｋ_ｓに基づいて生成されたビット列ＴＫ’と前記ビット列ＴＫとを比較し、両者が一致する場合、更新部はビット列Ｓとビット列Ｐとを更新する。 - 特許庁

P channel/Q channel for correctly demodulating phase modulated signal (PCH/QCH) bit shift parts 5 and 6 convert the data into an M bit smaller than the N bit by bit shifting the N bit amplitude data only for the number of shift bits.例文帳に追加

ＰＣＨ／ＱＣＨ用ビットシフト部５、６は、そのシフトビット数だけＮビットの振幅データをビットシフトすることによりＮビットよりも少ないＭビットに変換する。 - 特許庁

The multiplication method is provided for multiplying an m-bit multiplicand and an n-bit multiplier y using a k-bit arithmetic unit which can be used for calculating the product of a p-bit value and a q-bit value according to two or more combinations of p and q (p and q are natural numbers) satisfying p+q=k.例文帳に追加

本発明の乗算方法は、ｐ＋ｑ＝ｋ（ｐ、ｑは自然数）を満たすｐ、ｑの２つ以上の組み合わせに対して、ｐビットの値とｑビットの値の積の演算に使用可能なｋビットの演算器を用いて、ｍビットの被乗数ｘとｎビットの乗数ｙの積を乗算演算する乗算方法である。 - 特許庁

Similarly, an adder 24 sums the value H-(l+4,kp,l+4) and the output of the bit shift circuit 22, and a bit shift circuit 26 shifts the obtained sum by one bit to obtain a value H-(l+3,kp,l+3).例文帳に追加

同様に、Ｈ~(ｌ＋４,ｋ_p,l+4)とビットシフト回路２２の出力を加算器２４で加算し、ビットシフト回路２６でビットシフトしてＨ~(ｌ＋３,ｋ_p,l+3)を得る。 - 特許庁

Furthermore, an adder 23 sums the value H-(l,kp,l) and the output of the bit shift circuit 22, a bit shift circuit 25 shifts the obtained sum by one bit to obtain a value H-(l+1,kp,l+1).例文帳に追加

また、Ｈ~(ｌ,ｋ_p,l)とビットシフト回路２２の出力を加算器２３で加算し、ビットシフト回路２５でビットシフトしてＨ~(ｌ＋１,ｋ_p,l+1)を得る。 - 特許庁

The sound insulating cover 40 for the bit also has a double cylinder structure and is formed to cover the bit 111 and an abutting part P on the machined object.例文帳に追加

また、ビット用防音カバー４０も二重筒構造を有し、ビット１１１およびその加工対象物との当接部Ｐを覆うように形成される。 - 特許庁

In the P frame, when the bit of cryptographic information is '0', the predictive mode is changed I mode, but when the bit is '1', the predictive mode is changed to F mode.例文帳に追加

Ｐフレームの場合、暗号情報のビットが”０”であれば、Ｉモードに予測モードを変更し、”１”であれば、Ｆモードに変更する。 - 特許庁

Bit lines are formed in metal wiring layers and dispersed into two layers, whereby the pitch P of the bit lines can be relaxed.例文帳に追加

ビット線を金属配線層で形成し、２層に分散させることによってビット線のピッチＰを緩和することができる。 - 特許庁

A padding part 102 combines the bit string representing n and a prescribed bit pattern to generate a bit string P, and adds the bit string P to a prescribed position of a message M input by an input part 101 to generate the message M'.例文帳に追加

パディング部１０２は、ｎを表すビット列と所定のビットパターンとを組み合わせてビット列Ｐを生成し、ビット列Ｐを、入力部１０１により入力されたメッセージＭの所定の位置に付加してメッセージＭ´を生成する。 - 特許庁

The amplitude (semi-amplitude) of this oscillation is set equal to the pitch p of the bit pattern.例文帳に追加

この振動の振幅（半振幅）は、ビットパターンのピッチｐと同じとなるように設定されている。 - 特許庁

The adder 102 adds the partial product P_o to the partial product P_j with an additional signal S_j-1 so as to be separated by 1 bit at a lower order side.例文帳に追加

加算器１０２は、部分積Ｐ_0と、加算信号Ｓ_j-1を下位側に１ビット離して従えた部分積Ｐ_jとを加算する。 - 特許庁

The cutter bit 11 of an excavating member 10 installed inside a pipe P is disposed at the position eccentric to the shell axis of the pipe P.例文帳に追加

パイプＰの内側に設けられた掘削部材１０におけるカッタビット１１は、パイプＰの管体軸心から偏心した位置に配置されている。 - 特許庁

The number p of bits of the logarithmic conversion high-order bit string D is set from relation of n=2^P based on the number n of bits of the inputted data B^ here.例文帳に追加

ここで、入力データＢのビット数ｎに基いて、ｎ＝２^ｐの関係から対数変換上位ビット列Ｄのビット数ｐを設定する。 - 特許庁

An information storage unit 310 stores two different bit strings S and P, a bit string R, a bit string Ks which is a shared key with a bit string S radio tag, and a bit string TK which is a hash value generated in a radio tag on the basis of a shared key Kt.例文帳に追加

情報記憶部３１０はふたつの異なるビット列Ｓとビット列Ｐ、ビット列Ｒ、ビット列Ｓ無線タグとの共有鍵であるビット列Ｋ_ｓ、および共有鍵Ｋ_ｔに基づいて無線タグ内で生成されたハッシュ値であるビット列ＴＫを格納する。 - 特許庁

When the bit line precharge operation is terminated, a bit line equalizing control signal BLEQ is set to an H level, a bit line precharge control signal BLPR is set to an L level, and the P-type bit line precharge transistor P3 and the N-type bit line equalizing transistors N7, N8 are all turned off.例文帳に追加

ビット線プリチャージ動作の終了時には、ビット線イコライズ制御信号ＢＬＥＱをＨレベルに、ビット線プリチャージ制御信号ＢＬＰＲをＬレベルにして、Ｐ型ビット線プリチャージトランジスタＰ３及びＮ型ビット線イコライズトランジスタＮ７、Ｎ８を全てオフする。 - 特許庁

A bit line load 380 is coupled to a pair of bit lines and provided with bipolar pull-up transistors 389 and 403, P type transistors 390 and 404, a NAND logic gate 395 and a P type equalizing transistor.例文帳に追加

ビット・ライン負荷３８０は、１つのビット・ライン対と結合され、バイポーラ・プルアップ・トランジスタ３８９，４０３，Ｐ形トランジスタ３９０，４０４，ＮＡＮＤ論理ゲート３９５，およびＰ形等化トランジスタを含む。 - 特許庁

Two pairs of bit lines (BLa and BLa) and (BLb and BLb) for an A port and a B port are disposed on P wells 2a and 2b respectively with an N well 1 interposed between the P wells 2a and 2b, with the bit lines in each pair separated from each other.例文帳に追加

Ａポート用、Ｂポート用２対のビット線対である（ＢＬａ、／ＢＬａ）と（ＢＬｂ、／ＢＬｂ）とは、それぞれＮウェル１を挟んだ左右のＰウェル２ａおよび２ｂ上にそれぞれビット線対毎に分離されて配置されている。 - 特許庁

In each wireless tag has unique individual data which is obtained by converting original individual data into a Q-bit data with increased bit width so that proportions of "1" and "0" are significantly different from each other by P bits (Q>P).例文帳に追加

各無線タグは、当初の個別データのＰビット毎に、変換後において、「１」及び「０」の割合が偏るようにＱ（Ｑ＞Ｐ）ビットに変換されたビット幅拡張後の個別データを固有な個別データとしている。 - 特許庁

These parallel computers are constituted of a quadrature shift register 6 and a memory 3, data is transferred to the quadrature shift register 6 with P bit width by an M step, the data is transferred (inputted/outputted) to the memory 3 with M bit width by a P step.例文帳に追加

直交シフトレジスタ６と、メモリ３とからなり、直交シフトレジスタ６にデータがＰビット幅でＭステップにより転送され、メモリ３にそのデータがＭビット幅でＰステップにより転送（入出力）される。 - 特許庁

To generate a pseudo-random bit sequence having improved statistical characteristics by guiding a feedback bit from each generated sequence of a P-sub-sequence, and modifying the P-sub-sequence by one or a plurality of modifier bits.例文帳に追加

隣接した複数のＰサブシーケンスを含む主擬似ランダムビットシーケンスによって光ビームを変調することにより、光ビームが伝搬する媒体の回転を決定するための方法および装置を提供する。 - 特許庁

An ink cartridge is constituted of an LSI chip (P chip) equipped with an OTP circuit which is added to record the ink remaining amount data and a memory control circuit having a function to reset the bit for an OPT to "0" by the unit of 1 bit.例文帳に追加

インク残量データを記録するために付加したOTP回路を備えるLSIチップ（Pチップ）とOPTを１ビット単位でビットを“０”にリセットする機能を有するメモリ制御回路より構成される。 - 特許庁

To provide a barrel shifter device and a barrel shifting method for achieving a P bit barrel shifter whose bit width is wider by adding a few pieces of hardware to a plurality of N bit barrel shifters.例文帳に追加

複数のＮビットバレルシフタに対して僅かなハードウェアを追加することで、ビット幅のより広いＰビットバレルシフタを実現したバレルシフタ装置及びバレルシフト方法を提供する。 - 特許庁

In a bit line precharge/equalizing circuit, a bit line precharge transistor P3 and bit line equalizing transistors N7, N8 are configured with complementary transistors of a P-type and an N-type.例文帳に追加

ビット線プリチャージ・イコライズ回路において、ビット線プリチャージトランジスタＰ３と、ビット線イコライズトランジスタＮ７及びＮ８とを、Ｐ型及びＮ型の相補なトランジスタで構成する。 - 特許庁

A q-bit class code obtained by degenerating a p-bit code and the n-bit code from a blocking circuit 6 and an averaging circuit 7 is supplied from the degeneration ROM 8 to a learning circuit 53.例文帳に追加

ブロック化回路６、平均化回路７からのｐビットのコードとｎビットのコードとを縮退させたｑビットのクラスコードは、縮退ＲＯＭ８から学習回路５３へ供給される。 - 特許庁

The difference signal local bit extract means 200 extracts M bits from the LSB of the vicinity difference signal D of the N-bit image input signal X to generate a difference local bit signal P.例文帳に追加

差分信号局所ビット抽出手段２００は、Ｎビット画像入力信号Ｘの近傍差分信号ＤのＬＳＢからＭビットを抽出し、差分局所ビット信号Ｐを生成する。 - 特許庁

An SRAM comprises: a plurality of replica bit lines rplbt [0] to [p], which are arranged in a column direction; a plurality of replica memory cells RPLCELL which are respectively connected to the replica bit lines; and a plurality of inverters INV [0] to [p] which are respectively connected to the replica bit lines.例文帳に追加

ＳＲＡＭにおいて、列方向に配置された複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］と、レプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルＲＰＬＣＥＬＬと、レプリカ・ビット線にそれぞれ接続された複数のインバータＩＮＶ［０］〜［ｐ］とを有する。 - 特許庁

When a variable is divided by a number (p), an operation where the number (p) where the value of the respective bits of one unit bit length (bit length (i)) from the lowest place is 1 as the number (p) is used and a part of the variable is used for at least a part of a quotient is performed.例文帳に追加

変数を数ｐで除算する場合、前記数ｐとして最下位桁から少なくとも1単位ビット長（ビット長ｉ）の各ビットの値が１である数ｐを用い、且つ前記変数の一部を前記商の少なくとも一部に利用した演算を行なうものである。 - 特許庁

A bit stream division section 21 divides a coding bit stream 200 obtained by the coding sections 20 into a first bit stream 211a comprising I and P pictures, and a second bit stream 212a made of only a B picture.例文帳に追加

ビットストリーム分割部２１は、符号化部２０で求めた符号化ビットストリーム２００を、ＩピクチャとＰピクチャとからなる第１のビットストリーム２１１ａと、Ｂピクチャのみからなる第２のビットストリーム２１２ａとに分割する。 - 特許庁

An adder 21 of this OFDM receiver sums pilot signal transmission line response estimate values H-(l,kp,l) and H-(l+4,kp,l+4) using an adder 21, a bit shift circuit 22 shifts the sum by 1-bit to obtain a value H-(l+2,kp,l+2).例文帳に追加

パイロット信号の伝送路応答推定値Ｈ~(ｌ,ｋ_p,l)とＨ~(ｌ＋４,ｋ_p,l+4)を加算器２１で加算し、ビットシフト回路２２で１ビットシフトしてＨ~(ｌ＋２,ｋ_p,l+2)を得る。 - 特許庁

The encoder includes external codes for performing the encoding with an encoding rate k/p, interleavers that performs replacement of data orders comprising bit series of p pieces encoded and reordering of the data order, and internal codes for performing encoding with an encoding rate p/n.例文帳に追加

符号化装置は、符号化率がｋ／ｐの符号化を行なう外符号と、符号化されたｐ個のビット系列からなるデータの順序を置換して並べ替えるインターリーバと、符号化率がｐ／ｎの符号化を行なう内符号を備える。 - 特許庁

And, in the read circuit, the semiconductor circuit memory device has the P-type transistor connected to the bit line, and a P-type transistor connected in series between the P-type transistor and a power supply source and connected to a read column selection signal.例文帳に追加

そして、ビットラインに接続されたＰ型トランジスタと、電源ソースとの間に直列に接続されるとともに、リードカラムセレクション信号に接続されたＰ型トランジスタをリード回路内に有する。 - 特許庁

In the composition, the water content W to a ratio P/B of content P of PDA to content B of BIT is set so as to become a range represented by formula (1): W≥-58.1(P/B)+79.例文帳に追加

好ましくは、水の含有割合Ｗを、ＢＩＴの含有割合Ｂに対するＰＤＡの含有割合Ｐの比Ｐ／Ｂに対して、式（１）：Ｗ≧−５８．１（Ｐ／Ｂ）＋７９ …（１）で示される範囲となるように設定する。 - 特許庁

An encoder processing part uses bit amount information during decoding processing in a GOP unit or frame unit during re-encoding, and the encoder processing part performs calculation processing of a bit distribution target value based on the bit amount information and uses the calculated bit distribution target value by combing the information with a bit distribution target value during re-encoding or I, P and B pictures.例文帳に追加

また、再エンコード時に、ＧＯＰ単位、もしくはフレーム単位に復号処理時のビット量情報をエンコーダ処理部で利用し、エンコーダ処理部では、本情報を再エンコード時のビット配分目標値、もしくは、Ｉ，Ｐ，Ｂピクチャとの組み合わせにより、本ビット量情報を元としたビット配分目標値に対し演算処理を施し利用する。 - 特許庁

A semiconductor circuit memory device includes a read circuit having a dynamic configuration in which a bit line is connected to one P-type transistor.例文帳に追加

半導体回路記憶装置は、一つのＰ型トランジスタにビットラインを接続するダイナミックな構成のリード回路を有する。 - 特許庁

In ST8, the recordable remaining time is calculated from the average bit rate and the free disk capacity P of the data storage means.例文帳に追加

ＳＴ８では、平均ビットレートとデータストレージ手段の空き容量Ｐから記録可能残り時間を算出する。 - 特許庁

A filtering means 300 applies proper filtering processing to the signal P to convert into a local bit filtering signal Q.例文帳に追加

フィルタリング手段３００は、Ｐに適当なフィルタリング処理を行い、局所ビットフィルタリング信号Ｑへ変換する。 - 特許庁

Also, the data quantity and bit rate are outputted in the order of display from the information (I, P, B picture) of the compression of each picture.例文帳に追加

また各画像の圧縮の情報（Ｉ，Ｐ，Bピクチャ）から表示順にデータ量及びビットレートを出力する。 - 特許庁

Then a hash h is generated based on the accepted pass phrase p in S102 (S103) and a bit string b is generated from the hash h (S104).例文帳に追加

つぎにＳ１０２で受け付けたパスフレーズｐに基づきハッシュｈを生成し（Ｓ１０３）、該ハッシュｈからビット列ｂを生成する（Ｓ１０４）。 - 特許庁

The P/S converter 34 converts eight-bit parallel data into one to four serial data, and transfers the converted data to an LCD control circuit 36.例文帳に追加

Ｐ／Ｓ変換器３４は、８ビットパラレルデータを１乃至４本のシリアルデータに変換して、ＬＣＤ制御回路３６に印加する。 - 特許庁

Then using an encoding parameter P generates a bit stream key K_BS from the image key K_1 (S72).例文帳に追加

次に、画像鍵Ｋ＿Ｉから符号化パラメータＰを用いてビットストリーム鍵Ｋ＿ＢＳを生成する（Ｓ７２）。 - 特許庁

The interpolation section 220 performs linear operation using the interpolation parameters and lower bit data of the color signal P, and finds the output value Q.例文帳に追加

補間演算部２２０では、補間パラメータと色信号Ｐの下位ビットデータを用いて線形演算を行い、出力値Ｑを求める。 - 特許庁

The P type well region 332 is isolated surely by the isolation region 316 and the insulation film 342 and functions as a third bit line.例文帳に追加

Ｐ型ウェル領域３３２は、素子分離領域３１６と絶縁膜３４２とで確実に絶縁されて、第３ビット線として機能する。 - 特許庁