「P bit」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A parity check 15 checks the communication contents by means of a parity bit P synchronously with an output of a communication end state monitored synchronously with the clock signal SCLK.例文帳に追加

パリティチェック１５は、クロック信号ＳＣＬＫに同期してモニタされた通信完了状態の出力に同期してパリティビットＰによる通信内容のチェックを行う。 - 特許庁

In this embodiment, the semiconductor memory 1 is provided with bit lines 3 formed by injecting n-type impurity into a p-type semiconductor substrate 2 and word lines 5 formed on a semiconductor substrate 1 which are perpendicular to respective bit lines 3.例文帳に追加

本実施例の半導体記憶装置１は、ｐ型半導体基板２にｎ型不純物を注入して形成されたビット線３と、半導体基板１上に各ビット線３と直交するように形成されたワード線５とを備えてなる。 - 特許庁

At precharging, in a first circuit constituted of a P-type transistor 3 whose one edge is connected with a power supply voltage VDD, and whose other edge is diode-connected with bit wires bit1 to 3, the voltages of the bit wires bit1 to 3 are made close to a prescribed first voltage.例文帳に追加

プリチャージ動作時、一端を電源電圧ＶＤＤに、他端をビット線ｂｉｔ１〜３にダイオード接続されたＰ型のトランジスタ３からなる第１の回路は、ビット線ｂｉｔ１〜３の電圧を所定の第１の電圧に近づける。 - 特許庁

Regarding a P well region and an N well region where a pair of CMOS inverters consisting of the multiport SRAM cell is formed, the P well region is divided into two P well regions PW1 and PW2 on either side of the N well region NW and is formed so that boarder lines between them become parallel to bit lines.例文帳に追加

マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を、二つのＰウエル領域ＰＷ１およびＰＷ２に分割してＮウエル領域ＮＷの両側に、かつそれら間の境界線がビット線と平行となるように形成する。 - 特許庁

By this, the face of the game board P can be protected by the security board S, and when balls are bit in between the security board S and the game board P, the bite-in of the balls can be eliminated by advancing forward the displacement board member 63 of the security board S.例文帳に追加

しかして、当該セキュリティ板Ｓにより遊技盤Ｐの盤面を保護すると共に、球噛みがセキュリティ板Ｓと遊技盤Ｐとの間に生じたとき、セキュリティ板Ｓの変位板部材６３を前進させることにより、球噛みを解消し得る。 - 特許庁

When receiving a next B7 picture and a P11 picture being a next P picture not describing the quantization matrix, the bit stream converter 1 reads the quantization matrix Q2 overwritten in the Q matrix buffer 14 and describes the quantization matrix Q2 to picture headers of the B7 picture and the P11 picture.例文帳に追加

量子化マトリクスが記載されていない次のＢ７ピクチャ、および、次のPピクチャであるP11ピクチャが供給された場合、Qマトリクスバッファ１４に上書き保存されている量子化マトリクスQ2が読み出されて、B7ピクチャおよびP11ピクチャのピクチャヘッダに記載される。 - 特許庁

The method for recording data in a compact disk includes (a) the step of modulating 1-byte data into a p-channel bit, and (b) the step of performing recording such that for a minimum mark length, p/q is larger than 4.5 and smaller than 8 at the time of q channel bit, and format efficiency is larger than 0.6 and smaller than 1.0.例文帳に追加

本発明は、コンパクトディスクにデータを記録する方法において、（ａ）１バイトのデータをｐチャンネルビットに変調する段階と、（ｂ）最小マーク長をｑチャンネルビットに該当する時にｐ／ｑは４．５より大きくて８より小さく、フォーマット効率は０．６より大きくて１．０より小さく記録を行う段階と、を含むことを特徴とする。 - 特許庁

A precharge release signal ϕ generated by a NOR circuit 20 and an inverter 21 turns off the p type MOS-FET 30 to float the bit lines BL and XBL in a standby mode and performs precharge control that turns on the p type MOS-FET 30 in a read mode and a write mode to precharge the bit lines BL and XBL.例文帳に追加

ＮＯＲ回路２０およびインバータ２１が生成するプリチャージ解除信号φは、スタンバイモードの期間はｐ型ＭＯＳ・ＦＥＴ３０をオフしてビットラインＢＬ、ＸＢＬをフローティング状態にし、読み出しモードおよび書き込みモードの期間はｐ型ＭＯＳ・ＦＥＴ３０をオンしてビットラインＢＬ、ＸＢＬをプリチャージするプリチャージ制御を行う。 - 特許庁

An upper bit transmission control unit 104 sets a transmission interval of upper bits of a CQI input from an S/P conversion unit 103, to a value longer than the transmission interval of lower bits of the CQI, and a lower bit transmission control unit 105 sets a transmission interval of lower bits of the CQI input from the S/P conversion unit 103.例文帳に追加

上位ビット送信制御部１０４は、Ｓ／Ｐ変換部１０３から入力されるＣＱＩの上位ビットの送信間隔を、ＣＱＩの下位ビットの送信間隔よりも長くなるように設定し、下位ビット送信制御部１０５は、Ｓ／Ｐ変換部１０３から入力されるＣＱＩの下位ビットの送信間隔を設定する。 - 特許庁

Because the coding processing is changed into the fixed bit rate when the free disk capacity P becomes the prescribed amount LM or below, the recordable remaining time can accurately be displayed by calculating the recordable remaining time from the bit rate at this moment and the free disk capacity of the data storage.例文帳に追加

空き容量Ｐが所定量ＬＭ以下となったときに符号化処理が固定ビットレートに切り換えられるので、このときのビットレートとデータストレージの空き容量から記録可能残り時間を算出することで、記録可能残り時間を精度良く表示できる。 - 特許庁

A bit stream analysis unit 32 analyzes a bit stream acquired by a bit stream acquisition unit 31, generates an index file by analyzing results of processes executed by an encoder 36 and a proxy file storage unit 37, supplies the index file to an index file storage unit 33 for storage and further supplies an I picture and a P picture to a decoder 34.例文帳に追加

ビットストリーム解析部３２は、ビットストリーム取得部３１により取得されたビットストリームを解析するとともに、エンコーダ３６、および、プロクシファイル記憶部３７により実行される処理の結果を解析し、インデックスファイルを生成し、インデックスファイル記憶部３３に供給して記憶させ、更に、ＩピクチャおよびＰピクチャを、デコーダ３４に供給する。 - 特許庁

A P/S converter 26 converts a 32-bit parallel output of an A/D converter 20 into a serial output according to a clock whose frequency is 52 times as high as that of a quantized clock 24 for sound data.例文帳に追加

Ｐ／Ｓ変換器２６は、音声データ用量子化クロック２４の５２倍の周波数のクロック２８に従いＡ／Ｄ変換器２０の３２ビットパラレル出力をシリアル化する。 - 特許庁

In conversion dubbing, the encoded data of the B picture is integrated with encoded data on a picture (I/P picture) to which re-encoding is performed, and an integrated bit stream is recorded in a secondary recording medium 112.例文帳に追加

変換ダビング時、このＢピクチャの符号データと、再エンコードを行ったピクチャ（Ｉ／Ｐピクチャ）の符号データとを統合し、統合されたビットストリームを２次記録メディア１１２に記録する。 - 特許庁

When a radio wave signal is received, a first confirmation means 12 detects and confirms positions of a marker M, a position marker P and a fixed bit '0', of which the positions in the signal are fixed.例文帳に追加

電波信号を受信したときに、第１の確認手段１２は、信号内における位置が固定されているマーカーＭ、ポジションマーカーＰ、固定ビット“０”の位置を検出して確認する。 - 特許庁

In this case, for example, I and P pictures required to generate a B-picture to be decoded are selected and decoded earlier and, referring these later, a bit stream of the B picture is decoded.例文帳に追加

この時、例えば、デコードしようとするＢ−ピクチャの作成に必要なＩ−ピクチャとＰ−ピクチャを選択して先にデコードし、後からこれを参照するＢ−ピクチャのビットストリームをデコードする。 - 特許庁

The clock can be unified, by setting the number of clocks required for A/D conversion to be D (=2^M;M is bit number) and the frequency expansion clock number for filling a difference between both clock numbers to be E, and (D+E)=(C+B)*N/P.例文帳に追加

ＡＤ変換に要するクロック数Ｄ（＝２＾Ｍ；Ｍはビット数）とし、両者のクロック数の差を埋める周期延長クロック数Ｅとし、（Ｄ＋Ｅ）＝（Ｃ＋Ｂ）＊Ｎ／Ｐとすることで、クロックを一元化する。 - 特許庁

This excavating blade constitutes a cylindrical base material 11 installable on the lower end of the steel pipe pile P; embeds a long size bit 12 at a predetermined interval at a predetermined angle inside the base material 11; and excavates the ground by exposing the lower end of the bit 12 from the base material 11 in excavation.例文帳に追加

鋼管杭Ｐ等の下端に装着可能な円筒形の母材１１を構成し、その母材１１の内部に、長尺のビット１２を所定間隔を有しかつ所定角度を有して埋設し、掘削時には上記ビット１２の下端が母材１１より露出して地盤を掘削する掘削刃。 - 特許庁

When a bit line BL is defective due to short-circuiting to the line of the ground potential GND, the P-channel MOS transistor 34 is made non-conductive, the current is prevented from leaking from the line of a power source potential VCC to the line of the ground potential GND through the defective bit line BL.例文帳に追加

ビット線ＢＬが接地電位ＧＮＤのラインにショートした不良ビット線である場合は、ＰチャネルＭＯＳトランジスタ３４は非導通になり、電源電位ＶＣＣのラインから不良ビット線ＢＬを介して接地電位ＧＮＤのラインに電流がリークすることが防止される。 - 特許庁

The optotype control section 30 controls the size and the brightness of the optotype so as to make the optotype get smaller bit by bit while gradually reducing the brightness of the optotype displayed in the optotype display section 10 as the optotype display section 10 approaches a subject's pupil P arranged in a reference position.例文帳に追加

視標制御部３０は、視標表示部１０が基準位置に配置する被験者の瞳孔Ｐに接近するにつれて、視標表示部１０に表示される視標の輝度が徐々に低くなりつつ、視標が少しずつ小さくなるように視標の大きさと輝度とを制御している。 - 特許庁

Furthermore, a plurality of switching layers 14 formed on the surface of the P+ type Si layer 12, electrically connected to corresponding bit lines, and switching between an ON state and an OFF state, and a potential-fixing line 19A for fixing the P+ type Si layer 12A at a predetermined potential are formed.例文帳に追加

また、Ｐ＋型Ｓｉ層１２Ａの表面に形成され、対応するビット線に電気的に接続されるとともに、ＯＮ状態とＯＦＦ状態の間でスイッチングする複数のスイッチング層１４と、Ｐ＋型Ｓｉ層１２Ａを所定の電位に固定する電位固定線１９Ａが形成されている。 - 特許庁

By precharge circuits 6, 7, P channel MOS transistors PT61-PT63, PT71-PT73 are turned off and pairs of bit lines (BL0, /BL0), (BL1, /BL1) are electrically separated from a power source node for receiving power source voltage VDD.例文帳に追加

プリチャージ回路６，７は、ＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３をオフにして、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）を、電源電圧ＶＤＤを受ける電源ノードから電気的に切り離す。 - 特許庁

The non-volatile semiconductor memory device shares a p-well region 21, forms dummy word lines D1 to D4 at its one-directional central part, and forms a bit line 22 physically divided at the dummy word lines D1 to D4 part.例文帳に追加

Ｐウェル領域２１を共有し、その一方向中央部にダミーワードラインＤ１〜Ｄ４を形成し、そのダミーワードラインＤ１〜Ｄ４部分で物理的に分断されてビットライン２２を形成する。 - 特許庁

Furthermore, p obtained component values are subjected to combinational operation of bit shifting and addition, and a prescribed reference transfer bias application time is added to the operation result to obtain the transfer bias application time value.例文帳に追加

さらに、得られたｐ個の成分値に、ビットシフトと加算を組み合わせた演算が行われ、その演算結果に所定の基準転写バイアス印加時間が加算されて、転写バイアス印加時間値が求まる。 - 特許庁

In this case, since detectable signal voltage is generated in the two bit lines BL1, BL2 by a sense amplifier SA, the signal voltage is amplified by making the P type MOSMP1, MP2 conduct.例文帳に追加

この場合、２本のビット線ＢＬ１，ＢＬ２にはセンスアンプＳＡによって検出可能な信号電圧が発生するので、Ｐ型ＭＯＳＭＰ１，ＭＰ２を導通させることで信号電圧が増幅される。 - 特許庁

Accordingly, even if instant communication trouble or bit transformation occurs, the variation ▵ of the motor command value is suppressed to the specified value P or under, whereby the action change of the electric motor is minimized, too.例文帳に追加

従って、瞬時の通信不良やビット化けが発生してもモータ指令値の変化量Δが所定値Ｐ以下に抑えられることにより電動モータの挙動変化も最小限に抑制される。 - 特許庁

Special single bit obstacles caused by a leakage current, a junction current, or a threshold value leakage current are characterized by varying (p) well voltage 32 of a memory device during reading operation of a test.例文帳に追加

漏れ電流、接合電流、または閾値漏れ電流による特別な単一ビット障害は、テストの読取り動作中にメモリ・デバイスのｐウェル電圧３２を変化させることによって特徴付けられる。 - 特許庁

Pre-charge circuits 6, 7 turn off P channel MOS transistors PT61-PT63, PT71-PT73 and separate pairs of bit lines (BL0, /BL0), (BL1, /BL1) electrically from a power source node for receiving power source voltage VDD.例文帳に追加

プリチャージ回路６，７は、ＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３をオフにして、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）を、電源電圧ＶＤＤを受ける電源ノードから電気的に切り離す。 - 特許庁

In addition, by forming a pair of access gates N3, N5 and N4, N6 in the two divided P well regions respectively, a bit line length is shortened and a wiring capacitance is reduced.例文帳に追加

また、一対のアクセスゲートＮ３およびＮ５とＮ４およびＮ６とがそれぞれ分割された２つのＰウエル領域に形成されることにより、ビット線長を短くし、配線容量を低減させる。 - 特許庁

A signal transmitter 1 divides the transmission data by an S/P converter 102 into code words of a predetermined bit length, and converts each code word into a first fixed-length diffusive code by a code converter 103.例文帳に追加

信号送信装置１では、Ｓ／Ｐ変換器１０２により送信データを所定ビット長の符号語に区分し、符号変換器１０３により符号語ごとに固定長の第１拡散符号に変換する。 - 特許庁

In this manner, by utilizing the boundary of the gate trench 104, the source/drain regions at the side of a bit line composed of the high-concentration p-type diffusion layer 108 and the high-concentration n-type diffusion layer 109 are formed in a self-alignment manner.例文帳に追加

このように、ゲートトレンチ１０４の境界を利用して、高濃度Ｐ型拡散層１０８及び高濃度Ｎ型拡散層１０９で構成されたビット線側のソース／ドレイン領域をセルフアラインにより形成する。 - 特許庁

This circuit has an inverter 1 of which an input potential is a potential of a bit line 10 of a memory cell 11, a plurality of P channel transistors 2a, 2b promoting an input potential for the inverter 1, and a plurality of two input OR circuits 14a, 14b selecting promotion of an input potential by a plurality of P channel transistors 2a, 2b.例文帳に追加

メモリセル１１のビットライン１０の電位を入力電位とするインバータ１と、インバータ１への入力電位を助長する複数のＰチャネルトランジスタ２ａ，２ｂと、複数のＰチャネルトランジスタ２ａ，２ｂによる入力電位の助長を選択する複数の２入力ＯＲ回路１４ａ，１４ｂとを有する。 - 特許庁

The magnetoresistance RAM comprises a plurality of P-N diodes formed in a plurality of N^+-type regions in a semiconductor substrate, a barrier conductive layer, the MTJ and the word line laminated on a P-type impurity region to an MRAM cell array so that one end of the N^+-type region is coupled to a bit line, and the other end is connected to the cell plate via a diode.例文帳に追加

半導体基板内の複数のＮ＋領域に複数のＰ−Ｎダイオードを形成し、Ｐ型不純物領域の上に、バリヤー導電層、ＭＴＪ、及びワードラインを積層してＭＲＡＭセルアレイとし、Ｎ＋領域の一端はビットラインと連結し、他端はダイオードを介してセルプレートと接続する。 - 特許庁

A guide shaft 16 is inserted in the through- hole of the core bit connection shaft 13, and the lead wire 19 connected to the strain gauge G and data logger P fixed to matter to be measured at both ends thereof is inserted into the guide shaft 16.例文帳に追加

コアビット接続軸１３の貫通孔にガイドシャフト１６が挿入され、計測対象物体に固着されたひずみゲージＧ及びデータロガーＰに両端が絹線されたリード線１９がガイドシャフト１６に挿し通されている。 - 特許庁

The buffer wire material part 15 becomes wave-shaped and the buffer wire material part 15 is brought into such a state as if it is bit by corners at contact angles P between parts obliquely upward inclined 15C and the second penetration parts 42.例文帳に追加

緩衝線材部15は波型となって、斜め上向き部15Ｃと第２の貫通部42との接触角部Ｐなどにおいて、緩衝線材部15が角部に食い込むような状態となって高い摩擦力を生成することができる。 - 特許庁

During processing of the first decoding processing by the decoding part, a decoding table creating part stores in a decoding table memory the bit position of encoded data of the (P×n+1)th ((n) is an integer of ≥1) pixel block in the horizontal direction and a DC prediction value.例文帳に追加

復号テーブル作成部は、復号部の第１復号処理ステージの処理中、水平方向Ｐ×ｎ＋１（ｎは１以上の整数）個目の画素ブロックの符号化データのビット位置とＤＣ予測値を復号テーブルメモリに格納する。 - 特許庁

The polarization direction of the light of each pixel of signal light is binarized in terms of space according to the data of each bit of two-dimensional data as in S polarization for data '0' and P polarization for data '1', and the signal light is recorded as a hologram.例文帳に追加

データ“０”はＳ偏光、データ“１”はＰ偏光、というように、２次元データの各ビットのデータに応じて、信号光の各画素の光の偏光方向を空間的に２値化し、その信号光をホログラムとして記録する。 - 特許庁

Note: Until last year, there was a measure reported in Part I which had the possibility of inconsistency with the Japan-Vietnam BIT (p 134, in 2006). Since this issue has been resolved, the report has no measure with respect to the consistency of EPAs this year.例文帳に追加

（注）2006年版までは、本報告書において日越投資協定に基づく義務に違反する可能性がある措置を第Ⅰ部に掲載していたが（2006年版報告書134頁）、案件解決により2007年版報告書では取り上げていない。 - 経済産業省

In the recording of a contents signal subjected to coding processing to a data storage, when an idle capacity P of the data storage reaches a prescribed capacity LM or below, the processing proceeds from a step ST2 to a step ST4 where whether or not the recording method is made at a fixed bit rate is discriminated.例文帳に追加

コンテンツの信号を符号化処理してデータストレージに記録する際に、データストレージでの空き容量Ｐが所定量ＬＭ以下となったときにはＳＴ２からＳＴ４に進み、記録方法が固定ビットレート化されているか否かを判別する。 - 特許庁

A hash value of a bit stream including a value at the point P is calculated and converted into an element of a field, the element of the field is regarded as an x coordinate of the point Q on the elliptic curve, and availability of the x coordinate on a desired elliptic curve is tested.例文帳に追加

まず、点Ｐの値を含むビット列のハッシュ値が計算され、ハッシュ値は体の元に変換され、体の元は、楕円曲線上の点Ｑのｘ座標として見なされ、ｘ座標は、所望の楕円曲線上で有効性がテストされる。 - 特許庁

When the inputted subordinate information f is on, position information p as an adding object is transferred to a watermark pattern collation controller 14 to add a watermark pattern to the code to be an object on the encoding bit string by a subordinate information adder 12.例文帳に追加

付随情報付加器１２では、入力された付随情報ｆがｏｎである場合、符号化ビット列上の対象となる符号にウォータマークパターンを付加するため、付加対象の位置情報ｐをウォータマークパターン照合制御器１４へと渡す。 - 特許庁

When the coding processing of the signal of contents is executed to record it on data storage and a free disk capacity P in the data storage becomes a prescribed amount LM or below, an operation proceeds from ST2 to ST4, and it is discriminated whether or not the coding processing is made at a fixed bit rate.例文帳に追加

コンテンツの信号を符号化処理してデータストレージに記録する際に、データストレージでの空き容量Ｐが所定量ＬＭ以下となったときにはＳＴ２からＳＴ４に進み、符号化処理が固定ビットレートとされているか否かを判別する。 - 特許庁

In the case that the occupied amount Bm is between the 1st threshold BTH1 and a 2nd threshold BTH2, when an I or P image is read from the bit buffer 2, the image is transferred to the decode core circuit 4 and when a B image is read, the image is skipped.例文帳に追加

また、占有量Ｂm が第１の閾値ＢTH1 と第２の閾値ＢTH2 との間にある場合、ビットバッファ２からＩピクチャまたはＰピクチャが読み出されると当該ピクチャはデコードコア回路４へ転送され、Ｂピクチャが読み出されると当該ピクチャはスキップされる。 - 特許庁

Furthermore, when the amount Bm is between the 1st threshold value BTH1 and a 2nd threshold value BTH2 and an I-picture or a P-picture is read from the bit buffer 2, the read picture is transferred to the decode core circuit 4, and when a B picture read, the picture is skipped.例文帳に追加

また、占有量Ｂm が第１の閾値ＢTH1 と第２の閾値ＢTH2 との間にある場合、ビットバッファ２からＩピクチャまたはＰピクチャが読み出されると当該ピクチャはデコードコア回路４へ転送され、Ｂピクチャが読み出されると当該ピクチャはスキップされる。 - 特許庁

The semiconductor storage device 100 comprises a plurality of bit line diffusion layers 108 formed above a p-type semiconductor substrate 101 in such a manner as to extend in parallel with each other, and a plurality of word line electrodes 110 formed above the semiconductor substrate 101 in such a manner as to extend in a direction respectively crossing the bit line diffusion layers 108 and in parallel with each other.例文帳に追加

半導体記憶装置１００は、Ｐ型の半導体基板１０１の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層１０８と、半導体基板１０１の上で、且つそれぞれが各ビット線拡散層１０８と交差する方向に互いに並行に延びるように形成された複数のワード線電極１１０とを有している。 - 特許庁

The NAND flash memory element includes: triple N wells formed in a semiconductor substrate to electrically protect many memory cells in a prescribed region of the semiconductor substrate; at least two or more triple P wells formed inside each of the triple N wells; and a plurality of cell blocks respectively formed on the upper part of the triple P well and each including a plurality of memory cell strings each sharing a plurality of bit lines.例文帳に追加

半導体基板の所定の領域に多数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、前記トリプルＮウェルの内部に形成された少なくとも２つ以上のトリプルＰウェルと、前記トリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックとを含む。 - 特許庁