「Pipelined」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The ripple clock enables access to the first element and the second element such that the first bit and the second bit may be pipelined.例文帳に追加

上記リップルクロックにより、第１のエレメントと第２のエレメントへのアクセスが可能となり、これによって第１のビットと第２のビットのパイプライン化が可能となる。 - 特許庁

Thus, a series of processing in the readout of storage data of a nonvolatile semiconductor memory is pipelined, and the access with low latency is allowed even when there is the contention of access requests from the plurality of CPUs.例文帳に追加

それにより、上記不揮発性半導体メモリの記憶データの読み出しにおける一連の処理をパイプライン化することができ、複数ＣＰＵからのアクセス要求が競合した場合にも、低レイテンシのアクセスが可能とされる。 - 特許庁

The circuit and method can be used for a half cycle latch circuit and a full cycle latch circuit together with an alternately power-gated circuit even when a number of stages are cascade connected in a pipelined structure.例文帳に追加

この回路および方法は、たとえ多くの段がパイプライン構造でカスケード接続されている場合も、交互パワーゲートされた回路とともにハーフサイクルラッチ回路およびフルサイクルラッチ回路のために用いられ得る。 - 特許庁

The memory controller receives pipelined first and second DMA write operations targeting first and second addresses in order from the I/O controller.例文帳に追加

メモリ・コントローラは、第１および第２アドレスをそれぞれ対象とするパイプライン式第１および第２ＤＭＡ書込みオペレーションをＩ／Ｏコントローラから順番に受け取る。 - 特許庁

To provide a pipelined A/D converter capable of extending a range width which can be processed in stages without requiring higher offset accuracy to a comparator used in sub A/D converters.例文帳に追加

サブＡ／Ｄコンバータで用いられるコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることのできるパイプライン型Ａ／Ｄコンバータを提供する。 - 特許庁

The processor includes: first and second processor cores 114 having a plurality of pipelined execution units (P0, P1, P2, and P3) for executing an issue group of multiple instructions and scheduling logic.例文帳に追加

プロセッサは、多数の命令の発行グループを実行するための複数のパイプライン実行ユニット（Ｐ０、Ｐ１、Ｐ２、Ｐ３）を有する第１および第２のプロセッサ・コア１１４と、スケジューリング論理とを有する。 - 特許庁

To provide a test method for an information processor for efficiently performing a test by filling a pipelined CPU with an effective instruction string and shortening the time required for exceptional processing.例文帳に追加

パイプライン化されているCPUに有効な命令列を充填し、さらに、例外処理にかかる時間を短縮して、効率の良い試験を行なう、情報処理装置の試験方法を提供する。 - 特許庁

Based on a timing analysis under the logic BIST mode, a scan flip-flop with a selector is arranged with insertion at a place where a testing error occurs, and the path where the timing error occurs is pipelined.例文帳に追加

ロジックＢＩＳＴモードにおけるタイミング解析に基づいてタイミングエラーの発生箇所に、セレクタ付きスキャンフリップフロップを挿入配置することで、そのタイミングエラー発生パスをパイプライン化する。 - 特許庁

A pipelined Viterbi decoder (100) includes a plurality of circuit stages and a synchronous clock arrangement for controlling the operations of the circuits within each stage.例文帳に追加

パイプライン方式のＶｉｔｅｒｂｉデコーダ（１００）は複数の回路段と、各段内の回路の動作を制御するための同期クロック用配置とを有する。 - 特許庁

In a PBMM (Pipelined Bipartite Modular Multiplication) method, modulus M which is an r-ary and n-digit integer, r-ary and n-digit multiplicand X, and multiplier Y are input in X*Y=X×Y×r^-m mod M.例文帳に追加

ＰＢＭＭ法において、Ｘ＊Ｙ＝Ｘ・Ｙ・ｒ^-m ｍｏｄ Ｍにおいて、ｒ進ｎ桁の整数である法Ｍ、ｒ進でｎ桁の被乗数Ｘ及び乗数Ｙを入力とする。 - 特許庁

To provide a switched capacitor gain stage that can reduce a settling time without increasing an output current, and provide a pipelined analog-to-digital (A/D) converter having the switched capacitor gain stages.例文帳に追加

出力電流を増やすことなくセトリング時間を短縮することが可能なスイッチドキャパシタ利得段、及び、これを用いたパイプライン型Ａ／Ｄ変換器を提供する。 - 特許庁

Thus, maintenance algorithm can be easily designed, and the maintenance algorithm circuit is operated in a pipelined manner using a dual port SRAM, and the number of clocks can be reduced in comparison with a prior art.例文帳に追加

これにより、保安アルゴリズムの設計が容易であり、更にデュアルポートＳＲＡＭを使用してパイプライン方式で動作し、従来に比べクロック数を減らすことができる。 - 特許庁

One embodiment comprises a pipelined processor having logic components which receive power at a first voltage and a set of SRAM cells which receive power at a second voltage.例文帳に追加

第１の電圧で電力を受ける論理回路素子を有するパイプライン方式のプロセッサ及び第２の電圧で電力を受けるＳＲＡＭセルのセットを備える。 - 特許庁

In the wave pipelined output circuit, paths for transferring data in a high frequency mode of the synchronous memory device are separated from paths for transferring the data in a low frequency mode of the synchronous memory device.例文帳に追加

ウェーブパイプライン構造の出力回路では、同期式メモリ装置の高周波モード時にデータを伝達する経路と、同期式メモリ装置の低周波モード時にデータを伝達する経路とが分離される。 - 特許庁

To provide a picture reader whose picture processing function can be changed or increased even without changing the design of the whole body of the reader and to which a new picture processing circuit can be added without being restricted by pipelined delayed amounts.例文帳に追加

装置全体の設計変更をしなくても画像処理機能の変更や追加が可能であり、パイプライン遅延量の制約を受けることなく画像処理回路を新規に追加できる画像読取装置を提供する。 - 特許庁

Each processor element is pipelined, such that the latency for an arithmetic operation to complete is a multiple of the period, with which new operations can be initiated.例文帳に追加

各プロセッサ素子は、終了する算術演算の待ち時間を、それにより新しい演算をスタートする周期の倍数になるように、パイプライン処理している。 - 特許庁

The overall structure can be operated in a pipelined fashion as a result of the two-phase operation and chaining of the partitioned processing elements, so that the throughput and speed are improved.例文帳に追加

区分化された処理要素の２フェーズ動作及び連鎖化の結果、構造全体がパイプラン形式で動作可能になり、スループット及びスピードが改善される。 - 特許庁

A current supply circuit 80 supplies bias currents to arithmetic amplifiers 30a and 30b configuring a pipelined AD converter circuit 10.例文帳に追加

電流供給回路８０は、パイプライン型ＡＤコンバータ回路１０を構成する演算増幅器３０ａおよび３０ｂにバイアス電流を供給する。 - 特許庁

In a multi-tasking pipelined processor, consecutive instructions are executed by different tasks to eliminate the need to purge an instruction execution pipeline of subsequent instructions when a previous instruction cannot be completed.例文帳に追加

マルチタスクパイプラインプロセッサにおいて、連続する命令が種々のタスクによって実行され、前の命令を完了できないときに後の命令の命令実行パイプラインを取除く必要をなくす。 - 特許庁

To provide a vector interrupt system for a reduced instruction set pipelined microprocessor capable of predicting a response time to an interrupt which does not permit prior use.例文帳に追加

優先使用を許容しない割り込みに対する応答時間を予測可能とする縮小命令セットパイプライン型マイクロプロセッサのベクトル割り込みシステムを提供する。 - 特許庁

A pipelined circuit in a form by dividing mutual of a plurality of combined logic parts arranged in series by a pipeline register, respectively is generated by receiving high order description and performing pipeline high order synthesis to its loop description part.例文帳に追加

高位記述を受理し、そのループ記述部分に対してパイプライン高位合成を行なうことにより、直列に配された複数の組み合わせロジック部分の各相互間をそれぞれパイプラインレジスタで区切った形態の、パイプライン化された回路を生成する。 - 特許庁

The early pipeline control circuit together with the control units enforces a set of pipelining rules to ensure data integrity and proper cycle termination, thus providing an efficient series of pipelined memory access cycles.例文帳に追加

早期パイプライン制御回路は制御ユニットとともにデータの完全性および適切なサイクル終了を保証するため１組のパイプライン化ルールを実施し、効率的な一連のパイプライン化されたメモリアクセスサイクルを提供する。 - 特許庁

The pipelined A/D converter converts an analog signal to a digital signal, including a plurality of stages connected in cascade connection and an error correction circuit which generates the digital signal, based on sub digital signals respectively outputted from the stages.例文帳に追加

本発明の１つの実施形態は、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路とを備える、アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータである。 - 特許庁

A multi-stage pipelined AD converter 20 has (n) stages of conversion units, such as a first conversion unit 22, a second conversion unit 24, an (n-1)th conversion unit 26, and an n-th conversion unit 28, which successively convert an analog signal into a digital signal each by several bits starting from the most significant bit.例文帳に追加

複数段パイプライン型のＡＤ変換器２０は、ｎ段の変換ユニットとして、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８を有し、各段がアナログ信号を上位から数ビットずつデジタル信号に変換する。 - 特許庁

Rather than wait until an entire packet of encrypted data is validated (e.g., by checking for data transfer errors), the encrypted data may be pipelined to a decryption engine as it is received, thus allowing decryption to begin prior to validation.例文帳に追加

全ての暗号化データ・パケットが検証される（例えばデータ伝送エラーについてチェックすることによって）まで待つのではなく、暗号化データは、受け取られる際に暗号解除エンジンにパイプライン接続することができ、それにより検証の前に暗号解除を開始することができる。 - 特許庁

A multi-stage pipelined A/D converter 20 has a first conversion part 22, a second conversion part 24, ..., an (n-1)th conversion part 26, an n-th conversion part 28 as (n) stages of conversion units, thereby converting an analog signal into digital signals of several bits from a high order on each stage.例文帳に追加

複数段パイプライン型のＡＤ変換器２０は、ｎ段の変換ユニットとして、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８を有し、各段がアナログ信号を上位から数ビットずつデジタル信号に変換する。 - 特許庁

In the processing of recording data transmitted from the information processing apparatus (host) onto a disk of the HDD as a storage drive (SD), a system is configured such that its DMA transfer is pipelined with a write buffer (WB) provided in a memory of the SD as a border, and a command for this operation is added to the SD.例文帳に追加

情報処理装置（ホスト）からストレージドライブ（ＳＤ）であるＨＤＤのディスクに対するデータ記録処理において、そのＤＭＡ転送を、ＳＤのメモリ上に用意したライトバッファ（ＷＢ）を境にパイプライン化し、この動作のためのコマンドをＳＤに追加した構成である。 - 特許庁

When a sub digital signal of N bits is outputted in at least one of the stages in the pipelined A/D converter, the stage gain of a transfer function is 2^N-K-1, the number of returns is 2^N-2 and an integer K satisfies a relation of 1≤K≤N.例文帳に追加

そして、本発明の１つの実施形態に係るパイプライン型Ａ／Ｄコンバータは、複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝導関数のステージゲインが２^N-K-1で、且つ折返し数が２^N−２となり、整数Ｋが１≦Ｋ≦Ｎの関係を有している。 - 特許庁

At this time, the instruction execution part includes an operation pipeline 104 pipelined into a plurality of stages for executing an operation and an operation pipeline control part capable of changing stages for arranging the operation by an arithmetic unit according to the number of standby cycles until data required for execution of operation instructions is established.例文帳に追加

このとき、上記命令実行部は、演算実行のために複数ステージにパイプライン化された演算パイプライン１０４と、演算命令の実行に必要なデータが確定するまでの待ちサイクル数に応じて演算器による演算を配置するステージを変更可能な演算パイプライン制御部とを含む。 - 特許庁

To accomplish this, a duplicate sample removal circuit receives a current code and one or more future codes from a device in a pipelined fashion, determines if any of the future codes are the same as the current code, and if they are, provides an increment value to an adder indicative of the current code plus the total number of future codes that match the current code.例文帳に追加

これを実現するために、二重サンプリング除外回路は、デバイスから、パイプライン形式で、現在のコードと１以上の将来のコードを受信し、将来のコードのいずれかが現在のコードと同じであるか否か判断し、同じである場合、現在のコードに、現在のコードと一致する将来のコードの総数を足したものを示すインクリメント値を加算器に供給する。 - 特許庁

In a pipelined analog/digital conversion circuit 120 configured by cascading a plurality of analog/digital conversion blocks, at least initial-stage analog/digital conversion blocks 11, 12, 13 excepting for final-stage analog/digital conversion blocks comprise a function as an amplifier and are switched to operate as an amplifier by a control signal CTL inputted from the outside.例文帳に追加

複数のアナログ／デジタル変換ブロックを縦列に接続して構成したパイプライン型のアナログ／デジタル変換回路１２０において、最終段のアナログ／デジタル変換ブロックを除く少なくとも初段のアナログ／デジタル変換ブロック１１、１２、１３は増幅器としての機能を備え、外部から入力された制御信号ＣＴＬによって増幅器として動作するよう切り替えられる。 - 特許庁

A pipelined data processor with instruction-initiated power management control in which a plurality of subcircuits, including a pipeline subcircuit and a circuit for generating and controlling at least one clock signal respond to at least one control signal by selectively disabling a clock signal to the pipeline subcircuit.例文帳に追加

信号開始によるパワー管理制御を備えたパイプライン型データプロセッサであって、パイプラインサブ回路を含む複数のサブ回路と、少なくとも１つのクロック信号を生成し制御する回路とが、パイプラインサブ回路へのクロック信号を選択的にディスエーブルすることによって少なくとも１つの制御信号に応答する。 - 特許庁