「Scan Design」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a scan design circuit and a scan design method capable of suppressing increase of an area of a scan design circuit to a required minimum.例文帳に追加

スキャン設計回路面積増加を必要最小限に抑えることの可能なスキャン設計回路及び方法を提供する。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, SCAN TEST CIRCUIT DESIGN METHOD, SCAN TEST CIRCUIT DESIGN DEVICE例文帳に追加

半導体集積回路装置、スキャンテスト回路設計方法、スキャンテスト回路設計装置 - 特許庁

SCAN PATH DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路のスキャンパス設計方法 - 特許庁

To make unnecessary addition of scan FF and selector in order to shorten the design period in the design of LSI including a non-scan block and scan block.例文帳に追加

非スキャンブロックとスキャンブロックを含むＬＳＩの設計において、スキャンＦＦ及びセレクタの追加を不要とし、設計期間を短縮する。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT, AND SCAN TEST CIRCUIT DESIGN METHOD例文帳に追加

半導体集積回路、スキャンテスト回路設計方法 - 特許庁

SCAN CHAIN FORMATION METHOD, PROGRAM AND DESIGN SUPPORT DEVICE例文帳に追加

スキャンチェーン形成方法、プログラム及び設計支援装置 - 特許庁

To provide a scan test circuit for a semiconductor integrated circuit capable of shortening a scan test time, and to provide a scan test circuit design method.例文帳に追加

スキャンテスト時間を短縮する半導体集積回路のスキャンテスト回路、スキャンテスト回路設計方法を提供する。 - 特許庁

SCAN TEST DESIGN METHOD, SCAN TEST CIRCUIT, SCAN FLIP-FLOP CIRCUIT, CAD PROGRAM FOR SCAN TEST CIRCUIT INSERTION, LARGE-SCALE INTEGRATED CIRCUIT, AND MOBILE DIGITAL DEVICE例文帳に追加

スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用ＣＡＤプログラム、大規模集積回路及び携帯デジタル機器 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT AND SCAN PATH TEST CIRCUIT DESIGN METHOD例文帳に追加

半導体集積回路およびスキャンパステスト回路設計方法 - 特許庁

Validation of the design of scan chain controller 12 can be achieved using non-concealed scan chain models 24.例文帳に追加

スキャン・チェーン・コントローラ１２の設計の有効化は、非隠蔽スキャン・チェーン・モデル２４を使用して達成できる。 - 特許庁

To provide a scan path circuit design method or the like which allows a scan path test to be performed for a logic circuit designed by gated clock design.例文帳に追加

ゲーティッドクロック設計により設計された論理回路に対してスキャンパステストを実行可能なスキャンパステスト回路設計方法等を提供する。 - 特許庁

To shorten the time for a scan test when performing a scan design in a semiconductor integrated circuit having a hard macro.例文帳に追加

ハードマクロを有する半導体集積回路において、スキャン設計を行う場合、スキャンテストの時間短縮を図る。 - 特許庁

To provide a logic circuit design method for adjusting a clock skew occurred between scan FFs constituting a scan path.例文帳に追加

スキャンパスを構成するスキャンＦＦ間に発生するクロックスキューを調整するための論理回路設計方法を提供する。 - 特許庁

LSSD is a kind of scan design which uses separate system and scan clocks to distinguish between normal and test mode. 例文帳に追加

LSSDはスキャン設計の一種であり、正常モードとテストモードとを区別するのにシステムクロックとスキャンクロックを別々に使う。 - コンピューター用語辞典

To provide a design method for a scan test circuit allowing the inspection of a critical path of a semiconductor integrated circuit by a scan test.例文帳に追加

スキャンテストによって半導体集積回路のクリティカルパスの検査を可能にするスキャンテスト回路の設計方法を提供する。 - 特許庁

To reduce the total of scan path lengths in the layout design of a test-facilitated semiconductor integrated circuit having plural scan paths.例文帳に追加

複数のスキャンパスをもつテスト容易化半導体集積回路のレイアウト設計において、スキャンパス長の合計を小さくする。 - 特許庁

SYSTEM AND METHOD FOR CONFIRMING ORIGINAL DESIGN INTENTS USING THREE-DIMENSIONAL SCAN DATA例文帳に追加

３次元スキャンデータを使用して本来の設計意図を確認するためのシステム及び方法 - 特許庁

To reduce the power consumption of a scan FF in a normal operation in a semiconductor integrated circuit of scan path design.例文帳に追加

スキャンパス設計された半導体集積回路において、通常動作時に、スキャンＦＦの消費電力を削減することを目的とする。 - 特許庁

To realize test methods in actual operation conditions (actual operation test, At speed test) for the LSSD (Lever-Sensitive Scan Design) scanning test.例文帳に追加

ＬＳＳＤスキャンテストにおいて、実動作状態でのテスト（実動作テスト、At speed test）を実現する。 - 特許庁

A discriminating step S106 is provided for discriminating whether or not a node needs value fixation in scan test design.例文帳に追加

スキャンテスト設計に値固定が必要なノードか否かの判別ステップＳ１０６が設けられる。 - 特許庁

METHOD AND SYSTEM FOR LOW-POWER LEVEL-SENSITIVE SCAN DESIGN LATCH WITH POWER-GATED LOGIC例文帳に追加

電力ゲート論理を有する低電力レベル・センシティブ・スキャン設計ラッチに関する方法及びシステム - 特許庁

To provide a semiconductor circuit device capable of performing an efficient design for a scan test.例文帳に追加

スキャンテストに関する効率的な設計を可能とした半導体回路装置を提供すること - 特許庁

To provide a failure analysis method for a logic circuit which identifies the failure on a scan chain without requiring an additional circuit in a conventional scan design.例文帳に追加

通常のスキャン設計において、追加回路を必要とせずにスキャンチェーン上の故障箇所を特定する論理回路の故障解析方法を提供する。 - 特許庁

To provide a method and system for low-power level-sensitive scan design latch with power-gated logic.例文帳に追加

電力ゲート論理を有する低電力レベル・センシティブ・スキャン設計ラッチの方法及びシステムを提供する。 - 特許庁

The high-speed phase circuit 210 where no CLK synchronous design can be usually carried out is separated through the flip-flop 224, and data are taken into a data holding unit 226 synchronizing with a scan clock so as to scan-design the data holding unit 226.例文帳に追加

従来ＣＬＫ同期設計できない高速位相回路部２１０についてもフリップフロップ２２４で分離し、データ保持部２２６にスキャンクロックに同期させて取り込むことでデータ保持部２２６をスキャン化設計する。 - 特許庁

To achieve a design method for facilitating tests which can design an integrated circuit which has optimum size and is superior in processing efficiency and test cost during scan test.例文帳に追加

最適な規模を有し、スキャンテストの際の処理効率およびテストコストに優れた集積回路を設計可能なテスト容易化設計方法を得ること。 - 特許庁

To sufficiently detect a failure of an interface part of a BIST design object circuit with a scan test design object circuit, and automatically generate a test pattern in a semiconductor integrated circuit using both a BIST and a scan test.例文帳に追加

ＢＩＳＴとスキャンテストを併用する半導体集積回路において、ＢＩＳＴ設計対象回路とスキャンテスト設計対象回路とのインタフェース部分の十分な故障検出を可能にし、かつテストパターンの自動生成を可能にする。 - 特許庁

To provide a semiconductor integrated circuit and its testing method and device capable of accomplishing an effective test of the integrated circuit and generating a scan design involving less entanglement of the wiring.例文帳に追加

半導体集積回路の効果的なテストを実現し、且つ、配線の錯綜の少ないスキャンデザインを提供する。 - 特許庁

To provide a semiconductor integrated circuit and its design method that does not require requiring special concern about delay times in scan path.例文帳に追加

スキャンパスにおける遅延時間に、特別な配慮を必要としない半導体集積回路とその設計方法を実現する。 - 特許庁

To easily perform an initialization test of a scan FF circuit by a simple design flow without providing any dedicated pads.例文帳に追加

スキャンＦＦ回路の初期化テストを、専用のパッドを設けることなく、簡便な設計フローにより容易に行えるようにする。 - 特許庁

SCAN TEST CIRCUIT, AUTOMATIC TEST PATTERN GENERATOR, SCAN TEST METHOD, METHOD FOR DESIGNING SCAN TEST CIRCUIT, AUTOMATIC TEST PATTERN GENERATING METHOD, METHOD FOR EXECUTING SCAN TEST CIRCUIT DESIGN例文帳に追加

スキャンテスト回路、自動テストパターン生成装置、スキャンテスト方法、スキャンテスト回路設計方法、自動テストパターン生成方法、スキャンテスト回路設計方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体および自動テストパターン生成方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 - 特許庁

To provide a design of a pre-scan optical element for obtaining low-cost field modularity, by replacing a considerably inexpensive optical sub-module, in the inside of the pre-scan optical element instead of the entire optical bench.例文帳に追加

全光学ベンチではなくプリ・スキャン光学素子内のかなり安価な光学サブモジュールを交換することにより低コストのフィールドモジュール性が得られるプリ・スキャン光学素子の設計を提供することにある。 - 特許庁

To suppress the power consumption by considerably reducing the number of delay elements to be inserted to data lines of shift registers in order to secure a hold time in the shift operation of a scan shift register in scan test circuit design.例文帳に追加

スキャンテスト回路設計において、スキャンシフトレジスタのシフト動作におけるホールド時間保証として、シフトレジスタのデータラインに挿入する遅延素子の数を大幅に削減可能として、消費電力を抑える。 - 特許庁

To enhance precision for specifying a fault position while reducing the number of wires and design man-hours, in a method of specifying a fault position in a scan chain.例文帳に追加

スキャンチェーンにおける故障位置特定方法において、配線数の減少、設計工数の減少を図りながら、故障位置特定の精度を向上させる。 - 特許庁

To provide a method of layout of a boundary scan test circuit by which the area efficiency as a device is increased and its design can be more simple.例文帳に追加

デバイス自体としての面積効率を高めて且つ、その設計をより簡易なものとすることのできるバウンダリスキャンテスト回路のレイアウト方法を提供する。 - 特許庁

In the case of full-scan design, a part to be a shift register in a normal operation mode is replaced with a flip-flop circuit without scanning function at a step 17.例文帳に追加

フルスキャン設計の場合は、ステップ１７で通常動作モードにおいてシフトレジスタとなる部分をスキャン機能無しフリップフロップ回路で置き換える。 - 特許庁

To provide a semiconductor integrated circuit design device capable of reducing delay of a semiconductor integrated circuit when using a spare cell as a scan cell.例文帳に追加

スペアセルをスキャンセルとして用いた際に、半導体集積回路の遅延を軽減することが可能な半導体集積回路設計装置を提供する。 - 特許庁

With respect to design of a circuit including a boundary scan register, the wiring length estimate value between the boundary scan register which will be necessarily arranged in the vicinity of an I/O at the stage of layout buffer and the I/O buffer is stored in a data base 4.例文帳に追加

データベース４はバウンダリスキャンレジスタを含む回路の設計において、レイアウトの段階で必ずＩ／Ｏバッファの近傍に配置されるバウンダリスキャンレジスタとＩ／Ｏバッファとの間の配線長見積もり値が格納されている。 - 特許庁

A system and a method by this invention provide a design logic that extends distributed scan management (DSM) by integrating the scan setting functions of a network scanner (NW scanner) with a DSM function, and enhance the function of the DSM by providing means for quickly locating a post scan process (PSP) based on a specified retrieval condition.例文帳に追加

本発明によるシステム及び方法は、ネットワークスキャナ(NWスキャナ)のスキャン設定機能を分散スキャン管理(DSM)機能に統合することでDSMを拡張する設計論理を提供し、指定された検索条件に基づいてポストスキャンプロセス(PSP)を速やかに見出す手段を提供することで、DSMの機能を強化する。 - 特許庁

A method of preventing current leakage in logic circuits within level sensitive scan design (LSSD) latch circuits in an application specific integrated circuit (ASIC) 100 is provided.例文帳に追加

特定用途向け集積回路（ＡＳＩＣ）におけるレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路内部の論理回路内の漏電電流を防ぐ方法を提供する。 - 特許庁

A scanning speed controller 8 decides the maximum scan speed geared to the design rule from the relation between the quantity of stage oscillation and the stage scanning speed, referring to a scanning speed table 10, based on the pattern size and the design rule inputted from an input apparatus 9.例文帳に追加

スキャンスピード制御装置８は入力装置９から入力されるパターンサイズ及び設計ルールを基にスキャンスピードテーブル１０を参照し、ステージ振動量とステージスキャンスピードとの関係から設計ルールに応じた最大のスキャンスピードを決定する。 - 特許庁

A system-on-chip for semiconductor design IP comprises an interface part for receiving scan data, a decryption part for decrypting encrypted signature data, and an anti-virus engine for determining the presence of virus in the scan data by utilizing the decrypted signature data.例文帳に追加

本発明の半導体設計ＩＰ用システムオンチップは、スキャン用データを受信するインタフェース部と、暗号化されたシグネチャーデータを復号化する復号化部と、前記復号化されたシグネチャーデータを利用して、スキャン用データにウイルスが存在しているかどうかを判断するアンチ−ウイルスエンジンとを備える。 - 特許庁

To provide a scan path design method for detecting the failure of the whole semiconductor integrated circuit in a short period of time with less test patterns, in a semiconductor integrated circuit provided with a plurality of functional macros.例文帳に追加

複数の機能マクロを装備する半導体集積回路において、より少ないテストパターンで短時間に半導体集積回路全体の故障検出が可能なスキャンパスの設計方法を得ること。 - 特許庁

The second circuit storage means 3 stores information between the order circuits having a condition causing timing restriction violation by inserting a failure-detecting clock (a scan clock) of the circuit design information.例文帳に追加

第２の格納手段３は、回路設計情報の、故障検出用のクロック（スキャンクロック）を挿入することによりタイミング制約違反となる条件を有する順序回路間の情報を格納する。 - 特許庁

A scan latch unit is inserted (step st2) in logic design processing for designing a logic circuit on the latch base (step st1), and next, a clock gate for generating a gated clock in the logic circuit is searched (step st3).例文帳に追加

ラッチベースで論理回路を設計する論理設計処理（ステップｓｔ１）において、スキャンラッチユニットを挿入し（ステップｓｔ２）、次に、論理回路内のゲーティッドクロックを生成するクロックゲートを探索する（ステップｓｔ３）。 - 特許庁