「binary counter」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The binary counter 7 counts up a counter value according to the reset signal D and clears the counter value when supplied with power.例文帳に追加

２進カウンタ７は、リセット信号Ｄに基づいてカウンタ値をカウントアップするとともに、電源が供給されるとカウンタ値をクリアする。 - 特許庁

The counter circuit 3 counts the number of pulse signals and holds it in a binary expression.例文帳に追加

カウンタ回路３は、そのパルス信号数をカウントし２進数表現で保持する。 - 特許庁

A counter counts the number of cycles of a reference signal for generating binary output, accordingly.例文帳に追加

カウンタは、基準信号のサイクル数をカウントして対応するバイナリ出力を生成する。 - 特許庁

N1 is loaded as an initial value on a binary down-counter 12 when a count value becomes -N2.例文帳に追加

２進ダウンカウンタ１２には、カウント値が−Ｎ２になると初期値としてＮ１がロードされる。 - 特許庁

The unary section of the counter is first incremented and when the unary section reaches a specific value, the binary section of the counter is incremented.例文帳に追加

このカウンタのユナリ部分がまずインクリメントされ、このユナリ部分が特定の値に達したとき、このカウンタのバイナリ部分がインクリメントされる。 - 特許庁

The binary expression of an optionally desired number which expresses the present position of the counter wheel (1) is formed by combining the binary values through the use of the number of the fixing electrodes for each counter wheel.例文帳に追加

各カウンターホイールのための固定電極の数によって、これらの２進値を組合せて、カウンターホイール(1)の現在の位置を表す任意の所望の数の２進表現を形成することができる。 - 特許庁

The first binary counter sequentially sends out an impedance control code of (n) bits to a replica of a matching circuit.例文帳に追加

第１のバイナリカウンタは、整合回路のレプリカにｎビットのインピーダンス制御コードを順次送出する。 - 特許庁

In the case of employing a voltage controlled oscillator with a deviation of ±50 Hz, the frequency error counter 101 is realized as a 7-bit binary counter.例文帳に追加

電圧制御発振器として±５０Ｈｚの偏差を有するものを使用した場合には、周波数誤差カウンタ１０１は、７ビットバイナリカウンタで実現される。 - 特許庁

At a point of time when a binary counter 3 latching a value of a timer buffer 8 selected by an ON/OFF period section 13 and a 0/1 signal selection section 12 executes counting, the binary counter 3 generates an overflow signal 9 and a gate signal 6.例文帳に追加

オン／オフ区間選択部１３、０／１信号選択部１２で選択されたタイマバッファ８の値をラッチするバイナリカウンタ３がカウント実行した時点でオーバーフロー信号９を発生しゲート信号６が生成される。 - 特許庁

To provide a cascadable divide-by-two binary counter circuit for use as a synchronous divider circuit in a phase lock loop.例文帳に追加

フェーズ・ロック・ループにおいて同期分周回路としてカスケード接続して使用可能な２分割２進カウンタを提供する。 - 特許庁

At this time, each time a detecting signal arrives from the edge detecting circuit 1, the value of the binary counter 3 is shifted to the latch 4 of the following step.例文帳に追加

その際、エッジ検出回路１から検出信号がくるたびにバイナリカウンタ３の値を後段のラッチ４にシフトする。 - 特許庁

A counter 52 generates a count depending on a period of a logic level from the 1st binary data and generates the 1st comparison level.例文帳に追加

第１の２値化データは、カウンタ５２により、論理レベルの期間に応じたカウント値が生成され、第１のコンパレートレベルが生成される。 - 特許庁

To constitute an A/D converter which performs A/D conversion of difference between an image signal voltage and a reset voltage by a binary counter.例文帳に追加

映像信号電圧とリセット電圧の差分をＡ／Ｄ変換するＡ／Ｄ変換器をバイナリカウンタを用いて構成する。 - 特許庁

The periods of the 'H level' and the 'L level' in the input signal 111 are counted respectively by the binary counter 120 having an up and down function.例文帳に追加

アップダウン機能を持つバイナリカウンタ１２０にて入力信号１１１の“Ｈレベル”、“Ｌレベル”期間がそれぞれ測定される。 - 特許庁

According to the counter value counted by the binary counter 7 during start, the CPU 4 determines whether the resetting of the CPU 4 is caused by the runaway of the CPU 4.例文帳に追加

ＣＰＵ４は、起動時に２進カウンタ７によりカウントされているカウンタ値に基づいて、ＣＰＵ４にリセットが発生した原因がＣＰＵ４の暴走に起因するものであるかを判別する。 - 特許庁

A binary counter 1, a comparator circuit 2, a counter 3, an inverter 4, and AND circuits 5, 6 output pulse width modulated signals CTL1, CTL2 of duty ratios in accordance with set data D0-D5.例文帳に追加

バイナリカウンタ１、比較回路２、カウンタ３、インバータ４及びＡＮＤ回路５，６は、設定データＤ０〜Ｄ５に応じたデューティー比のパルス幅変調信号ＣＴＬ１，ＣＴＬ２を出力する。 - 特許庁

A timing control circuit performs a series of the control iteratively 2^k times and a high-order (n)-bit output of the second binary counter is fetched.例文帳に追加

タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。 - 特許庁

Then high or low, i.e., the binary value of zero or one is detected concerning each position of the counter wheel and each fixing electrode.例文帳に追加

これにより、カウンターホイールの各位置と各固定電極について、高又は低即ち、０又は１の２進値を検出することができる。 - 特許庁

The second binary counter counts how many times a comparison result becomes "1" on the basis of the comparison results of outputs of replicas of the matching circuit and a reference voltage.例文帳に追加

第２のバイナリカウンタは、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が１となる回数をカウントする。 - 特許庁

The control circuit 6 includes: a shift register 6a for generating an input pointer signal IP; and a binary counter 6b for generating an output pointer signal OP.例文帳に追加

制御回路６は、入力ポインタ信号ＩＰを生成するシフトレジスタ６ａと、出力ポインタ信号ＯＰを生成するバイナリカウンタ６ｂを含む。 - 特許庁

A watchdog circuit 5 outputs reset signals D to a CPU 4 and a binary counter 7 when detecting the runaway of the CPU 4 based on an operating signal of the CPU 4.例文帳に追加

ウォッチドック監視回路５は、ＣＰＵ４の動作信号に基づいてＣＰＵ４の暴走を検出すると、リセット信号ＤをＣＰＵ４および２進カウンタ７に出力する。 - 特許庁

A mask and pixel counter 5 cuts out image from each binary plane and measures each black image element number of a foreground region and a background region for the results of the means 1, 2.例文帳に追加

そして、マスク・画素カウンタ５は、各二値プレインから画像を切り出し、二値化手段１、２の結果について前景領域、背景領域の黒画素数をそれぞれ計測する。 - 特許庁

An internal binary counter 200 counts signals CKCBR, CKSELF to output bits C0 to C3 and decides a word line which is refreshed at the time of a CBR and the self-refresh.例文帳に追加

セルフ・リフレッシュに入った際のアドレスがセルフ・リフレッシュ中に繰り返された時、即ち全ワード線分のリフレッシュが完了するたびにＩ／Ｏ端子に高電位を出力する。 - 特許庁

The usage of the ring shift register reliably reduces the maximum value of the number of toggle bits compared with a binary counter without generating a carry from the lowest bit to the highest bit.例文帳に追加

リングシフトレジスタを用いることで、最下位ビットから最上位ビットにキャリー（桁上げ）が生じることがなく、バイナリカウンタよりもトグルビット数の最大値を確実に少なくできる。 - 特許庁

A binary phase exciting counter 35 enabling the output of a phase exciting signal is provided and the counting in an exciting system most in the number of stepping angles (states) is performed in the least significant bit.例文帳に追加

相励磁信号を出力可能な２進の相励磁カウンタ３５を設け、最もステップ角（ステート）の多い励磁方式におけるカウントを最下位ビットで行う。 - 特許庁

Corresponding to the CLK2, a binary counter 47 outputs a select signal 48 for successively selecting plural pieces of input data outputted from the D-FF 21, 32, 34 and 36 for each CLK2.例文帳に追加

バイナリカウンタ４７は、ＣＬＫ２に応じて、Ｄ−ＦＦ２１，３２，３４，３６から出力される複数の入力データを、ＣＬＫ２毎に順次選択するための選択信号４８を出力する。 - 特許庁

Each LED 6 to be inspected corresponds to each digit of the binary number, and is controlled by a switching circuit 4 so that current flows according to the value of each digit held by the counter circuit 3.例文帳に追加

検査対象となる各ＬＥＤ６は、２進数の各桁と対応づけられていて、カウンタ回路３に保持された各桁の値に応じて電流が流れるように、スイッチング回路４によって制御される。 - 特許庁

An inter-frame difference information counter circuit 600 counts the specified logic value of a binary output, obtained from the difference between the frame-delayed video signal and the input image signal for one-screen time and outputs a counted value.例文帳に追加

フレーム間差分情報計数回路６００は、フレーム遅延映像信号と、入力映像信号との差から得た２値化出力の所定論理値を１画面分計数した計数値を出力する。 - 特許庁

Edge of reception data is detected by an edge detecting circuit 1, and the oscillated output of a fixed oscillator 2 is fetched into plural latches 4 composing shift registers 5 of plural steps, while dividing its frequency through a binary counter 3.例文帳に追加

エッジ検出回路１により受信データのエッジを検出するとともに、固定発振器２の発振出力をバイナリカウンタ３により分周して複数段のシフトレジスタ５を構成している複数のラッチ４に取り込む。 - 特許庁

In the counter 30 of binary n bits, the count operation of the low order j bits as 0 is stopped according to the initial value LD, and a count operation of high n-j bits is performed in accordance with the operation clock signal CLK.例文帳に追加

２進ｎビットのカウント部３０では、初期値ＬＤに応じて０である下位ｊビットのカウント動作が停止され、上位ｎ−ｊビットのカウント動作が動作クロック信号ＣＬＫに従って行われる。 - 特許庁

To minimize times of write in a non-volatile memory in a binary counter to be realized by reading a data word stored in the non-volatile memory, decrementing/incrementing it and rewriting it in the non-volatile memory.例文帳に追加

不揮発性メモリに記憶されたデータワードを読み出し、ディクリメント／インクリメントして不揮発性メモリに書き戻すことで実現される２進数カウンタ装置において、不揮発性メモリへの書き込み回数を可能な限り少なくする。 - 特許庁

When the most significant bit b8 of a binary counter 30 is "L", each input signal INi is sampled by a sample-and-hold part 10 and digital signals Di held in each data holding part 50_i are sequentially selected by a selector 60 and outputted.例文帳に追加

２進カウンタ３０の最上位ビットｂ８が“Ｌ”の時、各入力信号ＩＮｉがサンプル・ホールド部１０でサンプリングされ、各データ保持部５０_ｉに保持されたディジタル信号Ｄｉがセレクタ６０で順次選択されて出力される。 - 特許庁

This device is constituted so that an address for block selection selecting plural blocks of a cell array 1 alternatively and successively is generated using a binary counter 14 being cascade-connected conforming to an address for block selection for a single test.例文帳に追加

この発明は、単一のテスト用のブロック選択用アドレスにしたがって、縦続接続されたバイナリカウンタ１４を用いてセルアレイ１の複数のブロックを択一的に順次選択するブロック選択用アドレスを生成するように構成される。 - 特許庁

Signals output from a quantizer are converted to the binary number of 3 bits in a DEM 15 provided in an A/D converter, and the pointer to be used and the direction (ascending order/descending order) of the use of the unit element are controlled by a counter 18.例文帳に追加

Ａ／Ｄ変換器に設けられたＤＥＭ１５において、量子化器から出力された信号は３ビットの２進数に変換され、カウンタ１８により、使用するポインタと単位要素の使用の方向(昇順/降順)が制御される。 - 特許庁

In this ultrasonic vortex flowmeter 10, a vortex signal output from a phase comparing circuit 29 is converted into a binary signal (vortex pulse signal)comprising only a high level and a low level in a comparator circuit 32 to be input into a counter part 40.例文帳に追加

超音波式渦流量計１０においては、位相比較回路２９から出力された渦信号が、コンパレート回路３２でハイレベルとローレベルとのみからなる２値の信号（渦パルス信号）に変換されてカウンタ部４０に入力される。 - 特許庁

The device is provided with a control circuit 36, the contents of (n-1) stages of a binary counter 24 allotted to the most significant bit are stored in memory cells of the first (n-1) pieces of the EEPROM, the contents of nth or (n+1)-th memory cell are varied with alternate cycles.例文帳に追加

制御回路（３６）を設け、最上位ビットに割り当てた２進カウンタ（２４）のｎ−１段の内容をＥＥＰＲＯＭの最初のｎ−１個のメモリセルに記憶し、ｎ番目または（ｎ＋１）番目のメモリセルの内容を交互するサイクルで変える。 - 特許庁

The gate control signal 6 is sequentially generated for each overflow signal 9 and the value of the timer buffer 8 selected by the ON/OFF signal selection section 13 and the 0/1 signal selection section 12 is latched by the binary counter 3 depending on the value of an output data buffer 11.例文帳に追加

オーバーフロー信号９の発生毎に順次ゲート信号制御信号６が生成され出力データバッファ１１の値に応じてオン／オフ信号選択部１３、０／１信号選択部１２により選択されたタイマバッファ８の値がバイナリカウンタ３にラッチされる。 - 特許庁

Then, the output of each latch 4 is inputted to an average value calculating circuit 6, an average value is calculated, that output is compared with the output of the binary counter 3 by a comparator circuit 8 and when they are coincident, a clock is generated and used as a reproducing clock for data read.例文帳に追加

そして、各ラッチ４の出力を平均値演算回路６に入力して平均値を演算し、その出力とバイナリカウンタ３の出力とを比較回路８で比較し、一致したときにクロックを発生して、これをデータ読み取り用の再生クロックとする。 - 特許庁

The pulse generator generates a number of pulses set by: counting a time base clock 1 with a binary counter 2 of such a bit count that a required resolution can be obtained; carrying out logic operation from count position information in one cycle; and computing a proper pulse generation position.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進カウンタでカウントし、１サイクル中のカウント位置情報から論理演算し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

The conversion Hofmann table 1 is read by an address generating means 2 composed of a counter 3 as a +1 adder and a selector 4, input data are extracted, bit by bit, by a bit extraction and decision part 5 according to read flags, and the readout address of the conversion Hofmann table 1 is controlled according to the values of the bits to make a binary tree search.例文帳に追加

＋１加算器であるカウンタ３とセレクタ４からなるアドレス生成手段２により、前記変換ハフマンテーブル１を読み出し、読み出されたフラグに応じてビット抜出し及び判定部５により入力データを１ビットずつ抜出し、そのビットの値に応じて、変換ハフマンテーブル１の読み出しアドレスを制御して二分木探索を行う。 - 特許庁

A transmitter 14 for receiving desired transmission information at its input 12, modulating the transmission information and transmitting a binarized FSK signal is provided with an FSK signal generator 10, a counter section 30 counts the transmission information 12 changed under prescribed regularity, and a threshold value determination section 34 applies threshold value determination to the count and outputs a result of the determination as a binary FSK signal.例文帳に追加

所望の伝送情報を入力12に入力し、その伝送情報を変調して２値化FSK信号を送信する送信機14にFSK信号発生装置10が備えられ、伝送情報12を所定の規則性により変化させてカウンタ部30にて計数し、閾値判定部34はその計数値について閾値判定を行い、判定の結果を２値FSK信号として出力する。 - 特許庁

This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.例文帳に追加

複数個のフリップフロップ１２，１３に挟まれた回路１１の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ１２に回路１１へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路１１の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ１５を有する。 - 特許庁