「bl -」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

Simultaneously, the inductance of the variable inductance part 110 is also changed by the magnetic charge of magnetic ink of the bank note BL.例文帳に追加

同時に、紙幣ＢＬの磁気インクの磁気量によっても可変インダクタンス部１１０のインダクタンスは変化する。 - 特許庁

A ratio h1/h2 of heights h1, h2 of the respective apexes P, Q from a bead base line BL is 0.3-0.9.例文帳に追加

ビードベースラインＢＬからの各頂点Ｐ、Ｑまでの高さｈ１、ｈ２の比ｈ１／ｈ２は０．３〜０．９である。 - 特許庁

A NOR type flash memory 1 is provided with bit lines BL to which a plurality of nonvolatile memory cells MC1 to MC4 in which data can be re-written electrically are connected, a voltage detection type sense amplifier VSA provided corresponding to the bit lines BL, and a selection transistor SQ provided between connection paths of the bit lines BL and the voltage detection type sense amplifier VSA.例文帳に追加

ＮＯＲ型フラッシュメモリ１は、電気的にデータの書き換えが可能な複数の不揮発性のメモリセルＭＣ１ないしＭＣ４が接続されたビット線ＢＬと、ビット線ＢＬに対応して備えられる電圧検出型センスアンプＶＳＡと、ビット線ＢＬと電圧検出型センスアンプＶＳＡとの接続経路間に備えられる選択トランジスタＳＱとを備える。 - 特許庁

Also, a capacitor Ca is connected to a bit line BL to which the transistor Ma0 is connected through an NMOS switch T0, and a capacitor Cb is connected to a bit line /BL to which the transistor Mb0 is connected through an NMOS switch T1.例文帳に追加

また、トランジスタＭａ０が接続されるビット線ＢＬには、ＮＭＯＳスイッチＴ０を介してキャパシタＣａを、トランジスタＭｂ０が接続されるビット線／ＢＬには、ＮＭＯＳスイッチＴ１を介してキャパシタＣｂを、それぞれ接続する。 - 特許庁

Transfer transistors TT0, TT1 of each memory cell connect a memory node of the data storage circuit to a corresponding bit line from among a plurality of bit lines BL, /BL in response to activation of a corresponding word line from among a plurality of word lines WLs.例文帳に追加

各メモリセルの転送トランジスタＴＴ０、ＴＴ１は、複数のワード線ＷＬのうち対応するワード線の活性化に応答して、データ記憶回路の記憶ノードを複数のビット線ＢＬ、／ＢＬのうち対応するビット線に接続する。 - 特許庁

In addition, a bit line BL formed at the top of the memory cell selecting MISFET extends in the X direction on the principal surface of the semiconductor substrate with the same width and the distance between the adjacent bit lines BL is larger than the width.例文帳に追加

また、メモリセル選択用ＭＩＳＦＥＴの上部に形成されるビット線ＢＬは、半導体基板の主面のＸ方向に沿って同一の幅で延在し、互いに隣接するビット線ＢＬ同士の間隔は、前記幅よりも広い。 - 特許庁

Both the end sections of the footprint patterns 20, 30 orthogonally cross the reference line BL and are symmetrical with respect to a center line CL for dividing the pair of footprint patterns 20, 30 into two portions, and are bent closer to the reference line BL.例文帳に追加

フットプリントパターン２０，３０のの両端部は基準線ＢＬと直交するとともに一対のフットプリントパターン２０，３０を２分割する中心線ＣＬに対して対称であり、基準線ＢＬに近付くように曲がっている。 - 特許庁

For example, property of transistors included in the memory cell 1 and the dummy memory cell 1a are made different each other, property of write-amplifiers are made different, and loads of a pair of bit lines (BL, /BL) and a pair of dummy bit lines (DBL, /DBL) are made different.例文帳に追加

例えば、メモリセル１とダミーメモリセル１ａに含まれるトランジスタの特性を互いに異ならせたり、ライトアンプの特性を異ならせたり、ビット線対｛ＢＬ、／ＢＬ｝とダミービット線対｛ＤＢＬ、／ＤＢＬ｝の負荷を異ならせたりする。 - 特許庁

The semiconductor storage device is provided with: a memory cell 1 connected to a bit line BL and comprising a ferroelectric capacitor 3 having hysteresis characteristics; and a chopper comparator 2 connected to the bit line BL and reading out data stored in the memory cell 1.例文帳に追加

この半導体記憶装置は、ビット線ＢＬに接続され、ヒステリシス特性を有する強誘電体キャパシタ３を含むメモリセル１と、ビット線ＢＬに接続され、メモリセル１に記憶されたデータを読み出すチョッパコンパレータ２とを備えている。 - 特許庁

A plurality wirings SHD for protecting bit lines are formed on the upper layer of the bit lines BL, and each of the bit lines BL and each of the wirings SHD for protecting the bit lines include regions superimposed in plan view.例文帳に追加

複数のビット線ＢＬの上層には複数のビット線保護用配線ＳＨＤが形成され、複数のビット線ＢＬの各々と複数のビット線保護用配線ＳＨＤの各々とは平面視で重なる領域を含む。 - 特許庁

When the data read terminal of the memory cell MS1 and the bit line BL are conducted, a potential difference between the cell selecting terminal connected to the high-level word line WL and the data read terminal connected to the bit line BL to be increased is decreased.例文帳に追加

メモリセルＭＳ１のデータ読み出し端子とビット線ＢＬとが導通すると、ハイレベルのワード線ＷＬに接続されたセル選択端子と、上昇するビット線ＢＬに接続されたデータ読み出し端子の電位差が減少する。 - 特許庁

The semiconductor storage device is provided with a differential amplification type sense amplifier 11 connected with a bit line BL and a data transmission circuit including a column selection switch 12 for switching and controlling connection/disconnection between the bit line BL and a data line DL.例文帳に追加

半導体記憶装置は、ビット線ＢＬと接続された差動増幅型センスアンプ１１と、ビット線ＢＬとデータ線ＤＬとの接続・非接続を切替制御するカラム選択スイッチ１２を含むデータ伝送回路とを備えている。 - 特許庁

A complementary F/F is operated automatically, if a memory cell is selected with a word line WL, and the electric charge of the source capacitors Capp and Capn connected to a source terminal is discharged to a pair of bit lines BL and /BL to conduct sense operations.例文帳に追加

メモリセルをワード線ＷＬで選択すれば、相補型Ｆ／Ｆが自動的に作動し、ソース端子に接続されたソースキャパシタＣapp及びＣapnの電荷を１対のビット線ＢＬ、／ＢＬに放電するセンス動作を行うことができる。 - 特許庁

This DRAM is provided with a driver circuit 22 provided commonly to a plurality of columns and reducing a level of either bit line of bit lines BL, /BL selected conforming to a potential of write-data lines WDL, /WDL to a 'L' level.例文帳に追加

このＤＲＡＭは、複数列に共通に設けられ、ライトデータ線ＷＤＬ，／ＷＤＬの電位に従って、選択されたビット線ＢＬ，／ＢＬのうちのいずれか一方のビット線を「Ｌ」レベルに引き下げるドライバ回路２２を備える。 - 特許庁

When the load of the car is kept in balance with the weight of a counterweight (not shown) (in a BL state), the dual axis acceleration sensor 15 is disposed at the apex on the rotating surface of the pulley 14 as a BL position.例文帳に追加

２軸加速度センサ１５は、かご荷重が釣合おもり（図示せず）の重量と釣り合う負荷（ＢＬ状態）であるときに、プーリ１４の回転面の垂直中心線上の最頂点に、ＢＬ位置として配置されている。 - 特許庁

The current source load 4 is composed of PMOS transistors QP1, QP2 provided between the pair of bit lines BL, bBL and a power terminal VCC, and an inverter 14 controlling them by an inversion potential of the pair of bit lines BL, bBL.例文帳に追加

電流源負荷４は、ビット線ＢＬ，ｂＢＬと電源端子ＶCCの間に設けられたＰＭＯＳトランジスタＱＰ１，ＱＰ２と、これらをビット線ＢＬ，ｂＢＬの反転電位により制御するインバータＩ４により構成した。 - 特許庁

In data writing, data write currents ±Iw to be supplied to a bit line pair BLP are supplied as reciprocating currents flowing in different directions in bit lines BL and /BL, respectively in a selected memory cell column.例文帳に追加

データ書込時において、ビット線対ＢＬＰに供給されるデータ書込電流±Ｉｗは、選択されたメモリセル列において、ビット線ＢＬおよび／ＢＬをそれぞれ異なる方向に流れる往復電流として供給される。 - 特許庁

During a writing operation, the cell voltage of the L bit line for writing L data of the bit lines BL and XBL is made lower than the cell voltage Vcc of the side for outputting the H data in conjunction with a reduction in bit line potential during writing of L bit data.例文帳に追加

書込み動作時には、ビット線BL，XBL のＬデータを書き込むＬビット線のセル電圧を、Ｌビットデータの書込み時のビット線電位の低下に連動して、Ｈデータを出力する側のセル電圧Ｖccよりも低下させる。 - 特許庁

After this procedure, by making the bit line level control signal BLC to "CELSRC + Vt + ΔBL (potential difference between the bit line BL and the source line CELSRC at the reading out)", the level of the bit line BL is set to a voltage at the reading/verifying time.例文帳に追加

この後、ビット線レベル制御信号ＢＬＣを“ＣＥＬＳＲＣ＋Ｖｔ＋ΔＢＬ（読み出し時のビット線ＢＬとソース線ＣＥＬＳＲＣとの電位差）”にして、ビット線ＢＬのレベルを読み出し／ベリファイ時の電圧に設定する。 - 特許庁

A bar (6) is positioned at the border (BL) between a content region (R1) and an operation region (R2) when the image is displayed.例文帳に追加

バー６は、画像が表示された当初、コンテンツ領域Ｒ１と操作領域Ｒ２との境界ＢＬに位置する。 - 特許庁

The ratio h1/h2 ranges between 0.3-0.9, where h1 and h2 represent the heights of the apex parts 10 and 11, respectively, over the bead base line BL.例文帳に追加

ビードベースラインＢＬからの各エーペックス部１０，１１までの高さｈ１、ｈ２の比ｈ１／ｈ２は０．３〜０．９である。 - 特許庁

A selector 21 connects a bit line BL selected as a source to a writing stop discriminating circuit 22 at the time of writing of data.例文帳に追加

データ書き込み時に、セレクタ２１は、ソースとして選択したビット線ＢＬを書込停止判定回路２２に接続する。 - 特許庁

A document image and its background border line BL are divided into sections and the tilt of the border line is detected, section by section.例文帳に追加

原稿画像と背景の境界線ＢＬを区間に分割し、各区間毎に境界線の傾きを検出する。 - 特許庁

A differential amplifier 31 detects whether the voltage at a bit line BL becomes larger than a predetermined value.例文帳に追加

また、ビット線ＢＬに関しては、電圧が所定値より上昇するか否かを差動増幅器３１により検知する。 - 特許庁

Water penetrates through a gap h and enter into the layers through a gap BL between stripes S-S of the layer 1-1.例文帳に追加

隙間ｈを通って水が侵入し、粘着層１−１のストライプＳ，Ｓ間の隙間ＢＬより、層内に侵入する。 - 特許庁

At the time of resetting, contrary to the time of setting, the bit line BL is grounded, the source line SL is set to the setting voltage Vd.例文帳に追加

リセット時には、セット時とは逆に、ビット線ＢＬは接地され、ソース線ＳＬは設定電圧Ｖｄに設定される。 - 特許庁

Furthermore, it includes a protective layer III, wiring BL, a first upper electrode UEL1, and a second upper electrode UEL2.例文帳に追加

その他、保護層ＩＩＩと、配線ＢＬと、第１上部電極ＵＥＬ１と、第２上部電極ＵＥＬ２とを備えている。 - 特許庁

The semiconductor device has wiring DL and another wiring BL, through which the magnetization state of the magnetization free layer MFL can be varied.例文帳に追加

磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。 - 特許庁

Memory cells M of (m×n) pieces are allocated to corresponding control lines CL and corresponding bit lines BL respectively.例文帳に追加

（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。 - 特許庁

The signer device 200 inputs B1-BL to a signature generating function calculator and transmits generated σ1.0-σL.0, to the unblinder device 300 together with the random number C0.例文帳に追加

ＡはＢ_1 ，…，Ｂ_L を署名作成関数器へ入力してσ_1,0 ，…，σ_L,0 を生成してＣ_0 と共にアンブラインダーＵ_1 へ送る。 - 特許庁

In a diode arranged in a memory cell MC, a cathode is connected with a word line WL and an anode is connected with a bit line BL.例文帳に追加

メモリセルＭＣに配置されるダイオードは、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。 - 特許庁

One side terminal of the variable resistors R are connected to the bit lines BL and the other terminals are connected to the switches T.例文帳に追加

可変抵抗器Ｒの一方の端子がビット線ＢＬに接続され、他方の端子がスイッチＴに接続されている。 - 特許庁

On the other hand, when stored data in the memory cell C is at a 'L' level, a capacitor is not connected between the bit line BL and the word line LWL.例文帳に追加

一方、記憶データが「Ｌ」レベルであるとき、ビット線ＢＬ及びワード線ＬＷＬ間にコンデンサは接続されない。 - 特許庁

Memory cells MC are arranged in a matrix at crossing points of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

メモリセルＭＣは、複数のビットラインＢＬおよび複数のワードラインＷＬの交点にマトリクス状に配置される。 - 特許庁

When BL=2 by making such a clock to a reference that the initial WT command is accepted, the command is accepted only for every two clocks.例文帳に追加

最初のＷＴコマンドを受け付けたクロックを基準としてＢＬ＝２の場合、２クロック毎のみコマンドを受け付ける。 - 特許庁

Each of the RAM blocks 200 is disposed along a first direction X in which the bit lines BL extend.例文帳に追加

複数のＲＡＭブロック２００の各々は、複数のビット線ＢＬの延びる第１の方向Ｘに沿って配置されている。 - 特許庁

Bit lines BL and XBL are precharged by turning on a p type MOS-FET 30 connected to a power source line.例文帳に追加

電源ラインと接続されるｐ型ＭＯＳ・ＦＥＴ３０はオンすることで、ビットラインＢＬ、ＸＢＬをプリチャージする。 - 特許庁

Select transistors SST, GST are provided between the bit line BL and the source line SL of the NAND cell.例文帳に追加

ＮＡＮＤセルのビット線ＢＬとソース線ＳＬの間にはそれぞれ選択トランジスタＳＳＴ，ＧＳＴが設けられている。 - 特許庁

Thereby, electric charges of same quantity are injected to the bit lines BL, ZBL, potentials of the bit lines are shifted to the same potential from the Vss level.例文帳に追加

これにより、ビット線ＢＬ，ＺＢＬには同量の電荷が注入され、Ｖｓｓレベルから同電位にシフトする。 - 特許庁

When the memory cell M can be accessed via the corresponding bit line BL when the corresponding control line CL is selected.例文帳に追加

メモリセルＭは、対応する制御ラインＣＬが選択されたとき、対応するビットラインＢＬを介してアクセス可能となる。 - 特許庁

First and second dummy bit lines DBL1, DBL2 having double wiring loads corresponding to bit lines BL are provided.例文帳に追加

ビット線ＢＬに対応して、２倍の配線負荷を持つ第１及び第２のダミービット線ＤＢＬ１，ＤＢＬ２を設ける。 - 特許庁

A tunnel magnetoresistive device TMR constituting a MTJ memory cell is connected between a bit line BL and a strap SL.例文帳に追加

ＭＴＪメモリセルを構成するトンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬとストラップＳＬとの間に接続される。 - 特許庁

Since the user can freely designates a boundary line BL, the user can freely decide the shape of each of divided regions.例文帳に追加

利用者は、境界線ＢＬを自由に指定できるため、分割される各領域の形状を自由に決定できる。 - 特許庁

A shifter 21 forms frequency data FD by shifting frequency number FN for the number of bits instructed by an octave data BL.例文帳に追加

シフタ２１は周波数ナンバＦＮをオクターブデータＢＬが指示するビット数だけシフトして周波数データＦＤを形成する。 - 特許庁

According to the integral values, the object measurement apparatus counts moving objects (humans, for example) passing the borderline BL.例文帳に追加

そして、物体計測装置は、その積分値に基づいて、境界線ＢＬを通過する移動物体（人物等）の数を求める。 - 特許庁