「bl -」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

When the tag BL in the main window W1 is clicked by the user through the mouse, a desired management point is allocated, and consequently, the management point is added to be registered.例文帳に追加

ユーザは、メインウィンドウＷ１のタグＢＬをマウスクリックし、所望の管理ポイントを割り当てることによって、管理ポイントを追加登録することができる。 - 特許庁

The liquid crystal display device 10 includes: a liquid crystal display panel DP in which an OCB liquid crystal is held between an array substrate AR and a counter substrate CT; a backlight BL for illuminating the liquid crystal display panel DP; and a drive control circuit DR for drive-controlling the liquid crystal display panel DP and the backlight BL.例文帳に追加

液晶表示装置１０はアレイ基板ＡＲおよび対向基板ＣＴ間にＯＣＢ液晶を保持した液晶表示パネルＤＰと、液晶表示パネルＤＰを照明するバックライトＢＬと、液晶表示パネルＤＰおよびバックライトＢＬの駆動制御を行う駆動制御回路ＤＲとを備える。 - 特許庁

Because both of the control signals BLEQ and BLPR change with reverse phase mutually, the coupling capacitance, between the bit line equalizing control signal line BLEQ and the bit lines BL and NBL, and the coupling capacitance, between the bit line precharge control signal line BLPR and the bit lines BL, NBL, are offset.例文帳に追加

前記両制御信号ＢＬＥＱ、ＢＬＰＲが互いに逆相に変化するので、ビット線イコライズ制御信号線ＢＬＥＱとビット線ＢＬ、ＮＢＬとの間のカップリング容量と、ビット線プリチャージ制御信号線ＢＬＰＲとビット線ＢＬ、ＮＢＬとの間のカップリング容量とが相殺される。 - 特許庁

Furthermore, a row decoder enable signal RDENT and the sense amplifier enable signal and the bit line precharge signal SAET are held at low level, generated by a 4th delay circuit 110, after a rising edge of the clock signal CLK so as to obtain the timing of precharging the couple of bit lines BL and /BL.例文帳に追加

また、クロック信号ＣＬＫの立ち上がりエッジから、第４の遅延回路１１０により生成された遅延時間後に、ローデコーダイネ−ブル信号ＲＤＥＮＴ及びセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴをローレベルにすることにより、ビット線対ＢＬ，／ＢＬをプリチャージするタイミングを得る。 - 特許庁

A concave pit 2a has the length longer than the basic length BL which is determined according to the data to be recorded, the length of space 2b between the concave pits adjacent each other in the direction of tracks has length shorter than the basic length BL, and the reflective layer 3 is made of materials which consist of aluminum (Al) as a principal component and an additive added to this.例文帳に追加

凹状ピット２ａが、記録すべきデータに応じて決定される基本長ＢＬよりも長い長さを有し、トラック方向に隣り合う凹状ピット間のスペース２ｂの長さが、基本長ＢＬよりも短い長さを有し、かつ、反射層３がアルミニウム（Ａｌ）を主成分としこれに添加物が加えられた材料からなる。 - 特許庁

A semiconductor memory device includes a memory cell array MA including memory cells MC arranged at respective crossing parts between a bit line BL and a word line WL, and a dummy word line DummyWL which is formed at wiring layer same as the word line WL and formed to cross the bit line BL in an upper part of a bit line driver 25.例文帳に追加

半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの各交差部に配置されたメモリセルＭＣを含むメモリセルアレイＭＡと、ワード線ＷＬと同一の配線層に形成され、ビット線ドライバ２５の上部の領域でビット線ＢＬと交差するように形成されたダミーワード線ＤｕｍｍｙＷＬとを備える。 - 特許庁

For example, in a plurality of sense amplifier circuits 201 provided for a plurality of bit lines BL, the potential level of a corresponding bit line QPW-BL is biased to a voltage VQPW higher than a voltage VSS until the respective thresholds of selected memory cells exceeding a verify low level (VLL) reach a verify level (VL).例文帳に追加

たとえば、複数のビット線ＢＬに対応して設けられる複数のセンスアンプ回路２０１により、それぞれ、ベリファイローレベル（ＶＬＬ）を超えた選択メモリセルのしきい値がベリファイレベル（ＶＬ）に達するまでは、対応するビット線ＱＰＷ−ＢＬの電位レベルを電圧ＶＳＳよりも高い電圧ＶＱＰＷにバイアスさせる。 - 特許庁

The memory plane 110 to which at least one memory cell is connected, includes: the plurality of bit lines BL extending along the bit line direction B; a plurality of memory cell areas 111 to 114 prepared with at least one bit line BL; and a plurality of sub-latch circuits SUBLAT prepared for each multiple memory cell areas 111 to 114.例文帳に追加

メモリプレーン１１０は、少なくとも１つのメモリセルが接続されており、ビット線方向Ｂに沿って延びる複数のビット線ＢＬと、少なくとも１つのビット線ＢＬが設けられた複数のメモリセルエリア１１１〜１１４と、複数のメモリセルエリア１１１〜１１４毎に設けられた複数のサブラッチ回路ＳＵＢＬＡＴとを備える。 - 特許庁

A BL (backlight) candidate value calculating section 35a, 35b and a BL brightness difference controlling section 38 determine the emission luminance of the backlight in the corresponding area to control the backlight luminance difference between adjacent areas to be equal to or less than an acceptable value based on the maximum brightness value of each area stored in the maximum brightness memory section 34a, 34b.例文帳に追加

ＢＬ候補値算出部３５ａ，３５ｂおよびＢＬ輝度差調整部３８は、最大輝度記憶部３４ａ，３４ｂに記憶された各領域の最大輝度値に基づいて、互いに隣接する領域間のバックライト輝度差が許容値以下となるように対応領域におけるバックライトの発光輝度を決定する。 - 特許庁

As four moving locus selection switches BL, BR, LL, LR are arranged in response to the position relation of the start position and final position of the automatic parking, a driver can operate the desired moving locus selection switches BL, BR, LL, LR quickly without any error by his intuition without reading a small letter and picture.例文帳に追加

自動駐車の開始位置および終了位置の位置関係に応じて４個の移動軌跡選択スイッチＢ_L ，Ｂ_R ，Ｌ_L ，Ｌ_R を配置したので、ドライバーは小さい文字や絵を読み取ることなく、直感によって所望の移動軌跡選択スイッチＢ_L ，Ｂ_R ，Ｌ_L ，Ｌ_R を速やかに且つ誤り無く操作することが可能となる。 - 特許庁

Then, the left channel use rhythm pattern data D-TBLL are multiplied by (1-BL) via multipliers 23, 24 and an adder 25, and the amplitude of the left channel musical signal is modulated by supplying the multiplication result D-TBLL×(1-BL) to the amplifier 22, and an effect is given to the musical signal.例文帳に追加

そして、左チャンネル用リズムパターンデータＤ_ＴＢＬＬには、乗算器２３および２４、および加算器２５を介して、１−ＢＬが乗算され、その乗算結果Ｄ_ＴＢＬＬ×（１−ＢＬ）をアンプ２６に供給することにより、左チャンネルの楽音信号の振幅が変調されて、当該楽音信号に効果が付与される。 - 特許庁

A shield line SL is wired between both bit lines BL, BLb of the ferroelectric memory device and the potential of the shield line SL is lowered before rise (activation) of a selected plate line PL<0>, so that the potential of the bit lines BL, BLb is lowered and voltage to be applied to a ferroelectric capacitor is increased correspondingly to the drop of the potential.例文帳に追加

強誘電体メモリ装置のビット線ＢＬ、ＢＬｂ間にシールド線ＳＬを設け、選択プレート線ＰＬ＜０＞の立ち上がり（活性化）の前にシールド線ＳＬの電位を下げることにより、ビット線ＢＬ、ＢＬｂの電位が低下し、これに対応して強誘電体キャパシタに印加される電圧が上昇する。 - 特許庁

The separation circuit 6 is disposed between the PMOS sense circuit 1 and the NMOS sense circuit 2, includes the Nch MOS transistors NT 1 and NT 2, and performs connection/separation between the bit line BL and the local bit line LBL and between the bit line/BL and the local bit line/LBL based on a control signal Φt.例文帳に追加

切り離し回路６は、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２を有し、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。 - 特許庁

The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

In data writing operation, the data writing current Ip for generating a data writing magnetic field along a direction of magnetization hard axis is supplied to a selection row WWL, and the data writing current ±Iw for generating a data writing magnetic field along a direction of magnetization easy axis is supplied to selection columns BL, /BL.例文帳に追加

データ書込動作時において、磁化困難軸方向に沿ったデータ書込磁界を発生するためのデータ書込電流Ｉｐは選択行ＷＷＬに供給され、磁化容易軸方向に沿ったデータ書込磁界を発生するためのデータ書込電流±Ｉｗは選択列ＢＬ，／ＢＬに供給される。 - 特許庁

The transmissivity controller 33, when there is no agreement of the input, outputs the value of the blend level BL, as it is, as a transmissivity control signal TP, and when there is agreement of the inputs, outputs the value of the blend level BL inputted from the OSD display controller 1 less a prescribed value, as the transmissivity control signal TP.例文帳に追加

透過率制御部３３は、入力が不一致であった場合、ブレンドレベルＢＬの値を、そのまま透過率制御信号ＴＰとして出力し、入力が一致であった場合には、ＯＳＤ表示制御部１から入力するブレンドレベルＢＬの値から所定値を減じた値を透過率制御信号ＴＰとして出力する。 - 特許庁

The moisture content BL of a front liner L3 is also made equal to the moisture content DL of the back liner L1 on the downstream and the front liner L3 is pasted, in the double facer 7, on the corrugated fiberboard W1 made free of the inherent residual stress as mentioned in the above, with the same moisture content (BL=DL) as the back liner L3.例文帳に追加

又、表ライナーＬ３の含水率ＢＬを下流の裏ライナーＬ１の含水率ＤＬと同一にし、ダブルフェーサ７において、上記の様に残留応力を内在しない片面段ボールＷ１に対し、その裏ライナーＬ１と同一の含水率（ＢＬ＝ＤＬ）で以て表ライナーＬ３を片面段ボールＷ１に貼り合わせる。 - 特許庁

When an inflection point is calculated by the forward search or rearward search from a peak top, a line parallel to a base line BL is drawn at a height 1/e^1/2 times (e : the bottom of natural logarithms) the height hp from the base line BL to the peak top, and two intersecting points of the line and a chromatogram are set as inflection points C1 and C2.例文帳に追加

ピークトップからの前方サーチ・後方サーチにより変曲点が求まらなかった場合、ベースラインＢＬからピークトップまでの高さｈｐの１／ｅ^１／２倍（ｅは自然対数の底）の高さにベースラインＢＬと平行な線を引き、その線とクロマトグラムとの２つの交点を仮想的な変曲点Ｃ１、Ｃ２として定める。 - 特許庁

When the echo attenuation quantity ACOM(i) is smaller than the desirable echo attenuation quantity ACOM and an echo elimination quantity ACANC(i) is larger than an echo/noise ratio E/N(i), a block length calculator 32 increases a block length BL(i) and outputs the increased block length BL(i) to a block length controller 34.例文帳に追加

エコー減衰量ＡＣＯＭ（ｉ）が所望エコー減衰量ＡＣＯＭより小さく、かつ エコー消去量ＡＣＡＮＣ（ｉ）がエコー／ノイズ比Ｅ／Ｎ（ｉ）以上であるとき、ブロック長計算器３２は、ブロック長ＢＬ（ｉ）を増加させて、増加されたこのブロック長ＢＬ（ｉ）をブロック長制御器３４に出力する。 - 特許庁

This semiconductor memory has such a feedback circuit that the potential of a read-out signal is not reduced in the next operation cycle even if the pre-charge potential of a bit lines BL is raised from 1/2 Vaa by feeding back variation of a pre-charge potential δ 1/2 Vaa of the bit line BL to a plate electrode of a cell capacitor.例文帳に追加

本発明の半導体記憶装置は、ビット線ＢＬのプリチャージ電位1/2Ｖaaの変動分δＶaaをセルキャパシタのプレート電極に帰還することにより、ビット線ＢＬのプリチャージ電位が1/2Ｖaaから上昇しても、次の動作サイクルにおいて読み出し信号の電位の低下を生じない帰還回路を有する。 - 特許庁

The bit line BL is not coupled directly to the magnetic tunnel junction section MTJ, but coupled electrically to the magnetic tunnel junction section MTJ through the access transistor ATR.例文帳に追加

ビット線ＢＬは、磁気トンネル接合部ＭＴＪと直接結合されず、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと電気的に結合される。 - 特許庁

Moreover, the controller CTL controls the field current of the power generator ACG based on the other voltage condition of the low-voltage battery BL and high-voltage battery BH.例文帳に追加

また、制御部ＣＴＬは、低電圧系のバッテリＢＬおよび高電圧系のバッテリＢＨの他方の電圧状態に基づき発電機ＡＣＧの界磁電流を制御する。 - 特許庁

The NAND cell block 1 of a memory cell array comprises NAND cells in which a plurality of memory cell transistors MC are connected in series between a bit line BL and a source line SL.例文帳に追加

メモリセルアレイのＮＡＮＤセルブロック１は、複数のメモリセルトランジスタＭＣがビット線ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセルにより構成される。 - 特許庁

A signature requester device 100 generates blind messages B1-BL of a document m and an enciphered random number C0, and transmits them to a signer device 200.例文帳に追加

Ｐは生成した乱数ｒ_1 ，…，ｒ_L と文書ｍをブラインド署名前処理関数器、暗号器に入力してＬ個のブラインドメッセージＢ_1 ，…，Ｂ_L 、暗号化乱数Ｃ_0 を生成し、Ａへ送る。 - 特許庁

A necessary item is extracted from the text data to produce a Spool Report 3, and the Spool Report 3 are provided to a supply management BL together with extracted data 4.例文帳に追加

このテキストデータから必要な項目が抽出されてＳｐｏｏｌ Ｒｅｐｏｒｔ３が作成され、抽出データ４とともに供給管理ＢＬに提供される。 - 特許庁

Also, a transfer gate G1 is connected between the input terminal IN and a bit line BL, and a transfer gate G2 is connected between the input terminal IN and the output terminal OUT.例文帳に追加

また、入力端子ＩＮとビット線ＢＬとの間に転送ゲートＧ１を接続し、入力端子ＩＮと出力端子ＯＵＴとの間に転送ゲートＧ２を接続する。 - 特許庁

When determining that cell current Icell@Vform has not reached a compliance current Icomp, the steps S102 to S104 boost a forming voltage Vform and applies the same to a bit line BL.例文帳に追加

ステップＳ１０２〜Ｓ１０４は、セル電流Ｉｃｅｌｌ＠Ｖｆｏｒｍがコンプライアンス電流Ｉｃｏｍｐに達していないと判断すると、フォーミング電圧Ｖｆｏｒｍを上げて、ビット線ＢＬに印加する。 - 特許庁

For each combination of each shifting voltage and each sub PP gain k, a differential PP balance calculation unit 19 calculates a differential PP balance value BL to store it in a memory 21.例文帳に追加

そして、各シフト電圧と各サブＰＰゲインｋとの組み合わせ毎に、差動ＰＰバランス算出部１９で差動ＰＰバランス値ＢＬを算出してメモリ２１内に格納する。 - 特許庁

The CPU (100) then detects a new position of the bar (6) and invalids an operation for the operation key positioned between bar (6) at the new position and the border (BL) (S3).例文帳に追加

そして、ＣＰＵ１００は、バー６の新たな位置を検出し、バー６と境界ＢＬとの間に位置する操作キーに対する操作を無効とする設定を行う（Ｓ３）。 - 特許庁

In the PMOS transistor 10, a source terminal is connected to a bit line BL, a drain terminal is connected to a data storage node Na, and a gate terminal is connected to a word line WL.例文帳に追加

ＰＭＯＳトランジスタ１０は、ソース端子がビット線ＢＬに接続され、ドレイン端子がデータ・ストレージノードＮaに接続され、ゲート端子がワード線ＷＬに接続される。 - 特許庁

Memory cells MC of M pieces connected in series to a ferroelectric capacitor FC and a transistor CRT for selection are connected in parallel between a drive line DL and a bit line BL.例文帳に追加

強誘電体キャパシタＦＣと選択用トランジスタＣＲＴとを直列に接続したメモリセルＭＣを、ドライブラインＤＬとビットラインＢＬとの間にＭ個並列に接続する。 - 特許庁

In the data readout, the two cell units CU0, CU1 are connected in parallel between the bit line BL and ground voltage Vss for transmitting a readout reference voltage Vref.例文帳に追加

データ読出時において、２個のセルユニットＣＵ０，ＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。 - 特許庁

The leakage controlling circuit 14 prevents charge transfer between the charge storing circuit 18 and the bit line BL before data is read from the memory cell MC.例文帳に追加

リーク抑制回路１４により、メモリセルＭＣからのデータの読み出し前に、電荷蓄積回路１８とビット線ＢＬとの間で電荷が転送されることを防止できる。 - 特許庁

This device is provided with a memory cell outputting a data signal to a bit line (BL or ZBL) by activating a word line (WL) while specifying a row address (ZRAS).例文帳に追加

行アドレス（ＺＲＡＳ）の指定に伴ってワード線（ＷＬ）が活性化されることにより、ビット線（ＢＬまたはＺＢＬ）に対してデータ信号を出力するメモリセルを設ける。 - 特許庁

Between adjoining word lines WL1 and WL2, a first drain via-plug DV1 connected to a drain contact plug is provided immediately under each bit line BL.例文帳に追加

隣り合うワード線ＷＬ１，ＷＬ２間において、各ビット線ＢＬの直下には、ドレインコンタクトプラグにつながる第１のドレインヴィアプラグＤＶ１が設けられている。 - 特許庁

The third conductive layer is wired to the word line WL and does not include the bit line BL, the bit line bar, the first voltage line, and the second voltage line within the memory cell 101a.例文帳に追加

第三導電層は、ワードラインＷＬに対して配線され、メモリセル１０１ａ内で、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインがない。 - 特許庁

A pair of mutually adjacent local bit lines BL in a memory mat MM are connected to one global bit line GBL at one end of the memory mat MM in its columnar direction.例文帳に追加

メモリマットＭＭ内の互いに隣接する一対のローカルビット線ＢＬは、メモリマットＭＭの列方向の一端部で１本のグローバルビット線ＧＢＬに接続される。 - 特許庁

A feedback bias circuit 3 stabilizes bit-line potential at a designated potential, by restraining the amount of current flowing through a bit-line BL driven by a load circuit 4.例文帳に追加

帰還型バイアス回路３は、負荷回路４により駆動されてビット線ＢＬに流れる電流量を制限することによりビット線電位が所定電位に安定化させる。 - 特許庁

The cell transistor device further includes a plurality of bit lines BL, a plurality of word lines WL, and a plurality of cell capacitors connected to source/drain regions of the cell transistor device.例文帳に追加

セルトランジスタデバイスはさらに、複数のビット線ＢＬと、複数のワード線ＷＬと、セルトランジスタデバイスのソース／ドレイン領域に接続される複数のセルキャパシタとを備える。 - 特許庁

A bit line BL is not directly connected with the magnetic tunnel junction part MTJ, but electrically connected with the magnetic tunnel junction part MTJ through the access transistor ATR.例文帳に追加

ビット線ＢＬは、磁気トンネル接合部ＭＴＪと直接結合されず、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと電気的に結合される。 - 特許庁

An arc mitigating device includes an annular body 142 defining an annular space 144 and a longitudinal axis (a) and having a body length BL along the longitudinal axis (a).例文帳に追加

管状空間１４４および長手軸ａを画定し、長手軸ａに沿った本体長さＢＬを有する環状本体１４２を含むアーク緩和デバイスである。 - 特許庁

In a p-type well 3 formed on a semiconductor substrate 100, an element isolation insulation film 4 is embedded in trenches 3 formed along the longitudinal direction of a bit line BL.例文帳に追加

半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。 - 特許庁

On the inner side of a sidewall spacer 24, formed on the sidewall of a wiring groove 23, a bit line BL, composed of a conductive film whose main component is W (tungsten), is formed.例文帳に追加

配線溝２３の側壁に形成されたサイドウォールスペーサ２４の内側には、Ｗ（タングステン）を主成分とする導電膜からなるビット線ＢＬが形成されている。 - 特許庁

The memory 27 and the CPU 33 are connected to other equipment such as a television receiver and a contents recording and reproducing apparatus through external interface 25, 37 and the bus line BL.例文帳に追加

また、その他の機器、例えばテレビ受像機やコンテンツ記録再生装置とは、外部インターフェイス２５、３７とバスラインＢＬを介してメモリ２７、ＣＰＵ３３と接続されている。 - 特許庁

In the SRAM memory system 100, a memory cell 102 includes a true node connected to a bit line BL, and a complementary node connected to a complementary bit line XBL.例文帳に追加

ＳＲＡＭのメモリシステム１００において、メモリセル１０２は、ビットラインＢＬに接続される真ノードと、相補ビットラインＸＢＬに接続される相補ノードと、を含む。 - 特許庁