「bl -」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

A semiconductor light emitting element mounting member BL is formed by joining a base body 1 containing a first high heat radiation member 11 to a heat resistive resin member 2 corresponding to a window frame via a joining layer AL2 to be unified.例文帳に追加

半導体発光素子搭載部材ＢＬは、第１の高放熱部材１１を含む基体１と、窓枠に相当する耐熱樹脂部材２とを、接合層ＡＬ２を介して接合、一体化した。 - 特許庁

First end points TP and BP of a first segment which overlaps the recording layer 3 to a maximum dimension in plan view along the axis 91 of easy magnetization do not overlap the second conductive layer BL in plan view.例文帳に追加

磁化容易軸９１に沿い、記録層３と平面視において重なる寸法が最大となる第１の線分の第１の端点ＴＰ，ＢＰは、第２導電層ＢＬと平面視において重ならない。 - 特許庁

At the time of standby, both ends of a variable resistance type memory element 403, that is, a bit line BL and a source line SL are set to a pre-charge potential Vp by each pre-charge circuit 402 of a bit line and a source line.例文帳に追加

スタンバイ時には、抵抗変化型メモリ素子４０３の両端、即ち、ビット線ＢＬとソース線ＳＬとはビット線及びソース線の各プリチャージ回路４０２によりプリチャージ電位Ｖｐに設定される。 - 特許庁

The first transistors (Q21, Q41) connect the gates to a first bit line (BL) and apply a predetermined voltage (H level) to the second node (N2) in response to the voltage of the first bit line at the write-in of data.例文帳に追加

第１トランジスタ（Ｑ２１、Ｑ４１）は、第１ビット線（ＢＬ）にゲートを接続し、データ書き込み時の第１ビット線の電圧に応答して所定の電圧（Ｈレベル）を第２ノード（Ｎ２）に印加する。 - 特許庁

The keeper circuit 1 is configured such that PMOS transistors P11 and P12 having smaller driving forces than that of an NMOS transistor of a memory cell are connected in series between a bit line BL and a power source line VDD.例文帳に追加

キーパー回路１は、ビット線ＢＬと電源線ＶＤＤとの間に、メモリセルのＮＭＯＳトランジスタよりも駆動力の小さいＰＭＯＳトランジスタＰ１１、Ｐ１２が直列に接続された構成をとる。 - 特許庁

The voltage control circuit 15 is configured to apply voltage pulses to the selected word lines WL and to connect a capacitor 153 of predetermined capacitance to one end of the selected one of the bit lines BL.例文帳に追加

電圧制御回路１５は、選択されたワード線ＷＬに電圧パルスを印加し且つ選択されたビット線ＢＬの一端に所定容量のキャパシタ１５３を接続するように構成されている。 - 特許庁

U-shaped pillars 30 penetrating selection gate electrodes SGb, SGs and the control gate electrodes CG, each having one end connected to a source line SL and the other end connected to a bit line BL are arranged in the laminate.例文帳に追加

また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。 - 特許庁

The bit line BL includes a silicon material region BLa in contact with the diffusion layer 11, and a low-resistance region BLb made of a material having a lower electric resistance than that of the silicon material region BLa.例文帳に追加

ビット線ＢＬは、拡散層１１と接するシリコン材料領域ＢＬａと、シリコン材料領域ＢＬｂよりも電気抵抗の低い材料からなる低抵抗領域ＢＬｂとを含む。 - 特許庁

A ratio of the height Ha of a radial outside edge 52 of the bead 12 from a baseline BL to the height Hb of the maximum width position P_100 from the baseline is ≥80% and ≤110%.例文帳に追加

ビード１２の半径方向外側端５２のベースラインＢＬからの高さＨａの、最大幅位置Ｐ_１００のベースラインからの高さＨｂに対する比率は、８０％以上１１０％以下である。 - 特許庁

An image data conversion circuit 120 controls the light emission quantity of backlight (BL) as white light (127), and converts input image data so as to uniformize the level to display data to the liquid crystal display part (126).例文帳に追加

また、画像データ変換回路１２０は、バックライト（ＢＬ）を白色としてその発光量を制御（１２７）し、液晶表示部への表示データのレベルを揃えるように入力画像データを変換（１２６）する。 - 特許庁

At standby time, both ends of a resistance variation type memory element 403, that is, a bit line BL and a source line SL are set to a pre-charge potential Vp by respective pre-charge circuits 402 of the bit line and the source line.例文帳に追加

スタンバイ時には、抵抗変化型メモリ素子４０３の両端、即ち、ビット線ＢＬとソース線ＳＬとはビット線及びソース線の各プリチャージ回路４０２によりプリチャージ電位Ｖｐに設定される。 - 特許庁

A recording layer 3 having an axis 91 of easy magnetization and an axis 92 of hard magnetization has the entire area in plan view overlapping at least one of a first conductive layer WT and a second conductive layer BL.例文帳に追加

磁化容易軸９１と磁化困難軸９２とを有する記録層３は、平面視においてすべての領域が第１導電層ＷＴまたは第２導電層ＢＬの少なくとも一方と重なる。 - 特許庁

The BL waveform control circuit 8 regulates the wavelength and phase of the driving voltage of the back light 10 within the one vertical period according to the appearance state of the moving picture presence block in the one vertical period.例文帳に追加

ＢＬ波形制御回路８は、動画存在ブロックの１垂直期間における出現状態に応じて、１垂直期間内におけるバックライト１０の駆動電圧の波形および位相を調整する。 - 特許庁

The driving side lead wire 11a of the driving coil for attraction 111, and the driving side lead wire 112a of the driving coil for releasing 112, are connected to the negative pole side line BL- through a connection switching means 406.例文帳に追加

吸着用駆動コイル１１１の駆動側リード線１１１ａと離脱用駆動コイル１１２の駆動側リード線１１２ａを接続切換手段４０６を介して負極側ラインＢＬ−に接続する。 - 特許庁

The ship model is composed by arranging vertical positions of bossing on nearly a base line BL and lowering the ship bottom 11a at a stern part and a bow part by nearly half of the propeller diameter from the base line.例文帳に追加

ボッシングの上下位置を略基線ＢＬ上に配置し、且つ船尾部および船首部の船底１１ａを基線からプロペラ直径の略半分下げて構成した船型を特徴としている。 - 特許庁

Each of the data line driver blocks 100A and 100B drives a different data line group of the data line groups and is disposed along a first direction X in which the bitlines BL extend.例文帳に追加

データ線ドライバブロック１００Ａ、１００Ｂは、その各々が前記複数のデータ線群のうちの異なるデータ線群を駆動し、前記複数のビット線の延びる第１の方向Ｘに沿って配置されている。 - 特許庁

A first transfer gate 240 provided between a memory cell MC and a bit line BL has P type and N type MOS transistors Xfer (P, N) connected to a sub-word line decoder SWDec.例文帳に追加

メモリセルＭＣとビット線ＢＬとの間に設けられた第１のトランスファーゲート２４０は、サブワード線デコーダＳＷＤｅｃに接続されたＰ型及びＮ型ＭＯＳトランジスタＸｆｅｒ（Ｐ，Ｎ）を有する。 - 特許庁

Then, in a first system lamp change performance of making the entire board lamp part BL that the player can visually recognize at all times emit light, a visual effect is improved by achieving the performance of high impact.例文帳に追加

そして、遊技者が常に視認可能な盤用ランプ部ＢＬの全体を発光させる第１系統ランプ変化演出では、インパクトの高い演出を実現することで視覚的効果を向上させる。 - 特許庁

Each cell array includes a plurality of word lines WL, a plurality of bit lines BL disposed to cross these word lines WL, and cells in each of which a non-ohmic element SD and a variable resistance element VR are connected in series.例文帳に追加

セルアレイは、複数のワード線ＷＬと、ワード線ＷＬと交差する複数のビット線ＢＬと、非オーミック素子ＳＤと可変抵抗素子ＶＲが直列接続されたセルとを有する。 - 特許庁

In memory cell arrays MA0-3, memory cells MC in which rectifiers Di and variable resistive elements VR are connected in series are arranged on intersection points of a plurality of bit lines BL and word lines WL.例文帳に追加

メモリセルアレイＭＡ０−３は、整流素子Ｄｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを複数のビット線ＢＬ及びワード線ＷＬの交差部に配置してなる。 - 特許庁

The photodetector 4 has a first photodetector element 40 which receives the light reflected from the bar code label BL via the first mirror 30 and a second photodetector element 41 which receives the light via the second mirror 31.例文帳に追加

受光部４は、バーコードラベルＢＬからの反射光を、第１ミラー３０を介して受光する第１受光素子４０と、第２ミラー３１を介して受光する第２受光素子４１とを有する。 - 特許庁

A gate of a read-out transistor QR is connected to one end side of the sub-bit line SBL, a drain is connected to one end side of the bit line BL, and a source is connected to one end side of the reset line RST.例文帳に追加

読み出しトランジスタＱＲのゲートはサブビット線ＳＢＬの一端側に接続され、ドレインはビット線ＢＬの一端側に接続され、ソースはリセット線ＲＳＴの一端側に接続されている。 - 特許庁

An image is divided into a plurality of image blocks BL, and an excessively exposed image block out of the plurality of image blocks is detected to specify an image block (area) where specular reflection MR occurs.例文帳に追加

画像を複数個の画像ブロックＢＬに区画し、該複数個の画像ブロック中で過大な露光の有った画像ブロックを検出することで、鏡面反射ＭＲの生じた画像ブロック（領域）を特定する。 - 特許庁

The inside section of the borderline BL of the drawing line DL after the third deformation and the outside section of the borderline of the drawing line DL before the first deformation are combined to restore the drawing line DL.例文帳に追加

第３変形後の描画線ＤＬの境界線ＢＬ内側の部分と、第１変形前の描画線ＤＬの境界線外側の部分とを合成して、描画線ＤＬを復元する。 - 特許庁

An SiGe layer is formed by selective epitaxial growth for use as a base layer BL, and then an Si layer is formed by non-selective epitaxial growth for use as the cap Si layer BCL.例文帳に追加

このうち、ベース層ＢＬとしてＳｉＧｅ層を選択性エピタキシャル成長によって形成した後、キャップＳｉ層ＢＣＬとしてＳｉ層を非選択性エピタキシャル成長によって形成する。 - 特許庁

In the case, the rising of the voltage VQPW given to the bit line QPW-BL is made gentle by controlling the gate voltage (signal SET) of an n-channel MOS transistor Qn22.例文帳に追加

その際に、ｎチャネルＭＯＳトランジスタＱｎ２２のゲート電圧（信号ＳＥＴ）を制御して、ビット線ＱＰＷ−ＢＬに与えられる電圧ＶＱＰＷの立ち上がりがよりなだらかになるようにする。 - 特許庁

Reference bit lines RBL0 and RBL1 are formed along bit lines BL and reference cells RC0 and RC1 are arranged at the intersection point positions of the reference bit lines RBL0 and RBL1 and word lines WL.例文帳に追加

ビット線ＢＬに沿って、基準ビット線ＲＢＬ０、ＲＢＬ１を形成し、この基準ビット線ＲＢＬ０、ＲＢＬ１とワード線ＷＬとの交点位置に、基準セルＲＣ０、ＲＣ１を配置する。 - 特許庁

Then high-concentration n-type impurity regions 151 which become parts of bit lines BL are formed on a substrate 10 by performing ion implantation by using regions including the regions of the memory gates MG and control gates CG as masks.例文帳に追加

次に、ＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入し、基板１０上にビット線ＢＬの一部となる高濃度Ｎ型不純物領域１５１を形成する。 - 特許庁

An air passage B1 is provided between an external wall and a wall of heat insulating material, further a wall is provided between the wall of heat insulating material and an inner structural space to form an air passage B2, and hence convection/circulation effect is improved.例文帳に追加

外壁と断熱材の壁との間に空気通路Blを設け、更に該断熱材の壁と内部構造空間の間に壁を設け空気通路B2を形成し対流、循環効果を高める。 - 特許庁

Light emitting blocks BL arrayed in row and column directions over each light emitting substrate 11 are divided into three column-based groups, and the groups are respectively matched with power sources 7A, 7B and 7C.例文帳に追加

各発光基板１１上に行列方向に配列された各発光ブロックＢＬを列単位で３つのグループに分け、各グループと各電源７Ａ、７Ｂ、７Ｃを一対一で対応付けている。 - 特許庁

A first ferroelectric capacitor C0 reads out the data to the first bit line BL connected selectively, by applying a 1st voltage in the direction of increasing the coordinate on a first direction axis.例文帳に追加

第１強誘電体キャパシタＣ０は、第１方向軸の座標の増加方向において第１電圧が印加されることにより、選択的に接続される第１ビット線ＢＬにデータを読み出す。 - 特許庁

Test data terminals R-DATA, G-DATA, B-DATA are supplied through the switches SW-R, SW-G, SW-B for the video signal lines VL-R, BL-G, VL-B.例文帳に追加

ビデオ信号ラインＶＬ−Ｒ、ＢＬ−Ｇ、ＶＬ−Ｂに対し、スイッチＳＷ−Ｒ、ＳＷ−Ｇ、ＳＷ−Ｂを介し、テスト用データ端子Ｒ−ＤＡＴＡ、Ｇ−ＤＡＴＡ、Ｂ−ＤＡＴＡを供給する。 - 特許庁

The direction of the directional antenna 1 is changed at the side of the radio apparatus A so as to maximize the reception strength level BL at the side of the radio apparatus B, thereby easily enabling an alignment adjustment on the directional antenna 1.例文帳に追加

無線機Ａ側で指向性アンテナ１の向きを変え、無線機Ｂ側での受信強度レベルＢＬが最大になるようにすることにより、簡単に指向性アンテナ１のアラインメント調整ができる。 - 特許庁

A write precharge circuit 106 charges the bit line BL and the complementary bit line XBL to a voltage level below a power supply level Vdd of the SRAM memory prior to data writing to the memory cell 102.例文帳に追加

書き込みプリチャージ回路１０６は、メモリセル１０２へのデータの書き込みに先立ち、ビットラインＢＬおよび相補ビットラインＸＢＬを、電源電圧Ｖｄｄよりも低い電圧レベルに充電する。 - 特許庁

BL information is bit-depth upsampled using separate look-up tables (LUT) for inverse tone mapping on a plurality of hierarchy levels, such as picture level, slice level or MB level.例文帳に追加

本発明によると、ＢＬ情報はピクチャレベル、スライスレベル、ＭＢレベルなどの複数の階層的レベルでのインバーストーンマッピングのための個別のルックアップテーブル（ＬＵＴ）を用いてビット深度アップサンプリングされる。 - 特許庁

The semiconductor memory is provided with an isolation part for isolating a bit line BL in a 1st area including a memory cell formed of a thick film transistor and a 2nd area including a sense amplifier formed of a thin film transistor.例文帳に追加

ビット線ＢＬを厚膜トランジスタで構成されるメモリセルを有する第１の領域と、薄膜トランジスタで構成されるセンスアンプを有する第２の領域に分離する分離部を設ける。 - 特許庁

A ratio of a height Ha from a base line BL of an outer end 52 in radial direction of the bead 12 to a height Hb from the base line of a maximum width position P_100 is 80% or more and 110% or less.例文帳に追加

ビード１２の半径方向外側端５２のベースラインＢＬからの高さＨａの、最大幅位置Ｐ_１００のベースラインからの高さＨｂに対する比率は、８０％以上１１０％以下である。 - 特許庁

When a game ball BL enters a symbol operation-start hole HO, a Pachinko machine determines whether or not producing a big win state advantageous for the player by a win/failure lottery caused by the entering of the ball.例文帳に追加

遊技球ＢＬが図柄始動口ＨＯに入賞すると、これに起因する当否抽選によって遊技者に有利な大当り状態を発生させるか否かを決定するパチンコ機である。 - 特許庁

A semiconductor storage apparatus includes a first transistor TR1 controlling potential of first bit lines BL/NBL provided to a row of memory cells and a first logic gate LG1 controlling the first transistor TR1.例文帳に追加

メモリセルの列に対して設けられた第１のビット線ＢＬ／ＮＢＬの電位を制御する第１のトランジスタＴＲ１と、当該第１のトランジスタＴＲ１を制御する第１の論理ゲートＬＧ１とを設ける。 - 特許庁

Read-word lines RWL are arranged corresponding respectively to rows of a memory cell MC arranged in matrix, and bit lines BL and a reference voltage wiring SL are arranged corresponding respectively to columns.例文帳に追加

行列状に配置されたメモリセルＭＣの行にそれぞれ対応して、リードワード線ＲＷＬが配置され、列にそれぞれ対応してビット線ＢＬおよび基準電圧配線ＳＬが配置される。 - 特許庁

The male incontinent pad 1 comprises a male genital organ insertion part 3 and is formed into a steric shape folded in pile in the longitudinal direction L along a folding line BL.例文帳に追加

本発明の男性用失禁パッド１は、男性器を挿入可能な男性器挿入部３を具備し、使用時に折曲線ＢＬに沿って長手方向Ｌに折り重ねられ立体形状にされる。 - 特許庁

As a result, on each bit line BL, the accumulation charge of the capacitor C of a plurality of memory cells ML connected to the plurality of word lines WL regarding at least two activated data is connected each.例文帳に追加

これにより、各ビット線ＢＬ上で、それぞれ、活性化された２つ以上のデータに係る複数のワード線ＷＬに接続された複数のメモリセルＭＬのキャパシタＣの蓄積電荷が結合される。 - 特許庁

A sense amplifier SA amplifies the potential difference between a potential of the first bit line and a potential of a second bit line/BL to difference potential between an internal power source potential and a ground potential.例文帳に追加

センスアンプＳＡは、第１ビット線の電位と、第１ビット線と相補な第２ビット線／ＢＬの電位と、の間の電位差を内部電源電位と接地電位との間の電位差以上まで増幅する。 - 特許庁

In the menu M, when the folder F2 (a folder for the second floor) is clicked by means of a mouse, for example, the various management point states registered in the folder F2 are divided between respective tags BL in a main window W1 to be displayed.例文帳に追加

メニューＭにおいて、例えばフォルダＦ２（２階フロアのフォルダ）をマウスクリックすると、このフォルダＦ２に登録されている各管理ポイントの状態がメインウィンドウＷ１の各タグＢＬに区分けして表示される。 - 特許庁

The decorative laminate portion 21 is engaged with the key portion a2, and the engaging projection 22a is engaged with an end face of the support cylinder a1 on the side of the support cylinder bl, whereby the hinge body 1 is prevented from slipping off the support cylinder a1.例文帳に追加

化粧板部２１をキー部ａ２に係合させるとともに、係合突起２２ａを支持筒ａ１の支持筒ｂ１側の端面に係合させることにより、ヒンジ体１が支持筒ａ１から抜け出るのを阻止する。 - 特許庁