「bl -」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

A difference relation between a present field image (F(t)) and a field image (F(t-2)) two fields before is determined for each block BL obtained by dividing a field into multiple by a difference determination circuit 50.例文帳に追加

現在のフィールド画像（Ｆ（ｔ））と２フィールド前のフィールド画像（Ｆ（ｔ−２））との間における差分関係を、差分判定回路５０により、フィールドを複数に分割して得られたブロックＢＬ毎に判定する。 - 特許庁

After setting the area, a baseline scan is executed, and a baseline BL of signal strength before the contrast medium arrives at the area and a threshold value TH for deciding whether or not the contrast medium has arrived at the area are determined.例文帳に追加

領域を設定した後、ベースラインスキャンが実行され、領域に造影剤が到達する前の信号強度のベースラインＢＬと、領域に造影剤が到達したか否かを判断するための閾値ＴＨが決定される。 - 特許庁

In the pneumatic tire 1, the protrusions 200 are disposed outside in a tire radial direction relative to the line BL connecting the groove bottoms 40Ab of transverse grooves 40A of the land part blocks 100 formed backward and forward in the tire circumference direction.例文帳に追加

空気入りタイヤ１では、突部２００は、陸部ブロック１００のタイヤ周方向の前後に形成される横溝４０Ａの溝底４０Ａｂ同士を結ぶ線ＢＬよりもタイヤ径方向外側に配置される。 - 特許庁

A read word line RWL and a write word line WWL are arranged, corresponding to the row of an MTJ memory cells and a bit line BL and reference voltage wiring SL are arranged corresponding to the column of the MTJ memory cells.例文帳に追加

ＭＴＪメモリセルの行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、ＭＴＪメモリセルの列に対応してビット線ＢＬおよび基準電圧配線ＳＬが配置される。 - 特許庁

The word lines WL and the bit lines BL are drawn out up to bit line contact areas 4 and word line contact areas 5 and electrically connected with probe mechanisms 100 in bit line contacts 6 and word line contacts 7.例文帳に追加

ワード線ＷＬ、ビット線ＢＬは、ビット線コンタクト領域４及びワード線コンタクト領域５まで引き出され、ビット線コンタクト６及びワード線コンタクト７においてプローブ機構１００と電気的に接続される。 - 特許庁

A block processing part 21 blocks the image signal DVi such that each of divided parts obtained by dividing one line into a plurality of parts becomes one block and generates a block discrimination signal BL that can partition each block.例文帳に追加

ブロック化処理部２１は、１ラインを複数個に分割してなる各分割部分が１ブロックとなるように、画像信号ＤＶiをブロック化し、各ブロックを区分可能とするブロック判別信号ＢＬを生成する。 - 特許庁

At the time of setting, the bit line BL is set to a higher setting voltage Vd than the pre-charge potential Vp by a bit line write-in bias generating circuit 401, and the source line SL is grounded by the bit line write-in bias generating circuit.例文帳に追加

セット時には、ビット線ＢＬはビット線書込バイアス発生回路４０１により前記プリチャージ電位Ｖｐよりも高い設定電圧Ｖｄに、ソース線ＳＬはソース線書込バイアス発生回路により接地される。 - 特許庁

One of the bit lines BL and NBL which is on a side of writing data 0 into the flip flop circuit FF such as the bit line NBL is dropped in voltage to the zero potential, by taking a longer time than the time constant of the flip flop circuit FF.例文帳に追加

ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する。 - 特許庁

Based on a correction value written in advance in EEPROM in a production process, lighting periods of the BL scan signals 1 to N are individually corrected, and the deviation in the brightness of light source blocks 1 to N is made adjustable.例文帳に追加

予め生産工程においてＥＥＰＲＯＭに書き込まれた補正値に基づいてＢＬスキャン信号１〜Ｎの点灯期間を個別に補正し、１〜Ｎの光源ブロックの輝度ばらつきを調整可能にしている。 - 特許庁

This surface light source device BL is provided with a plurality of light sources 24a, 24b and 24c and a light guide body 25 for emitting a plurality color light rays 6a, 6b and 6c emitted from the plurality of light sources 24a, 24b and 24c to a liquid crystal display element 10, respectively.例文帳に追加

面光源装置ＢＬは、複数の光源24a,24b,24c と、複数の光源24a,24b,24cからそれぞれ発せられた複数の色光6a,6b,6cを液晶表示素子１０へ出射させる導光体２５とを備える。 - 特許庁

Therefore, the number of boundaries (M/S boundary lines BL) between respective recording regions (a master recording region and a slave recording region) of the recording heads 33A, 33B controlled by different controllers becomes the minimum number, that is, N-1 (one).例文帳に追加

このため、異なるコントローラーによって制御される記録ヘッド３３Ａ，３３Ｂの各記録領域（マスター記録領域とスレーブ記録領域）の境界（Ｍ／Ｓ境界線ＢＬ）が、最小のＮ−１個（１個）になっている。 - 特許庁

At setup time, the bit line BL is set to higher set voltage Vd than the pre-charge potential Vp by a bit line write-in bias generating circuit 401, and the source line SL is grounded by a source line write-in bias generating circuit.例文帳に追加

セット時には、ビット線ＢＬはビット線書込バイアス発生回路４０１により前記プリチャージ電位Ｖｐよりも高い設定電圧Ｖｄに、ソース線ＳＬはソース線書込バイアス発生回路により接地される。 - 特許庁

The integrated circuit device 20 has a side IL parallel to the plurality of the scan lines of the display panel, and the plurality of the bitlines BL of the display memory extend in a first direction parallel to the side IL.例文帳に追加

集積回路装置２０は、表示パネル１０の複数の走査線と平行な一辺ＩＬを有し、表示メモリ１０の複数のビット線ＢＬは、前記一辺ＩＬと平行な第１の方向に延びている。 - 特許庁

A domain L and a domain E of a mainstream are set, the domain L including the solid wall 1, the fluid 2, and a coat 3, with the fluid 2 having a boundary layer thickness of the order of δ or less from the surface of the solid wall 1 while the domain E including a boundary layer BL.例文帳に追加

固体壁１とこの固体壁１の表面から境界層厚さδ程度以下までの流体２と皮膜３とを含む領域Ｌと、境界層ＢＬを含む主流の領域Ｅとを設定する。 - 特許庁

Word lines WL related to the pixel data of the first and the second frames are activated simultaneously, and accumulated charges of capacitors in the multiple memory cells connected to the multiple word lines WL are coupled on one bit line BL.例文帳に追加

この第１、第２のフレームの画素データに係るワードＷＬ線を同時に活性化し、この複数のワード線ＷＬに接続された複数のメモリセルのキャパシタの蓄積電荷を１つのビット線ＢＬ上で結合する。 - 特許庁

The wavelength λF when the transmittance of the band-pass filter 64A gives a peak and the wavelength λL when the intensity of the inspection light gives a peak are coincident with the wavelength of an absorption line of the solar light within the wavelength area BL of the near-infrared light.例文帳に追加

バンドパスフィルター６４Aの透過率がピークとなる波長λFと、検査光の強度がピークとなる波長λLとは、近赤外光の波長域ＢL内における太陽光の吸収線の波長と一致する。 - 特許庁

The display memory includes a plurality of RAM blocks 200, each of the RAM blocks including a plurality of word lines WL, a plurality of bit lines BL, a plurality of memory cells MC, and data read control circuits 240 and 250.例文帳に追加

表示メモリは、その各々が複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、データ読み出し制御回路２４０，２５０と、をそれぞれ含む複数のＲＡＭブロック２００を含む。 - 特許庁

The semiconductor memory device is arranged at each intersection between a first word line WL and a bit-line BL provided on an SOI substrate, and each has a plurality of MIS transistors MC that each compose a memory cell.例文帳に追加

半導体記憶装置は、ＳＯＩ基板上に設けられた第１ワード線ＷＬおよびビット線ＢＬの各交差位置に設けられ、各々がメモリセルを構成する複数のＭＩＳトランジスタＭＣを備えている。 - 特許庁

In the stack, U shape pillars 30 are arranged, penetrating selection gate electrodes SGb, SGs and the control gate electrodes CG1-CG4 with one ends connected to a source line SL and the other ends connected to a bit line BL.例文帳に追加

また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧ１〜ＣＧ４を貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。 - 特許庁

The control circuit stops application of the voltage VUX to the bit line BL connected to the selected memory cell MC determined to be in a low resistance state in one sensing operation, and executes the next sensing operation.例文帳に追加

制御回路は、１つのセンス動作において低抵抗状態であると判定された選択メモリセルＭＣに接続されたビット線ＢＬへの電圧ＶＵＸの印加を停止して次のセンス動作を実行する。 - 特許庁

A read word line RWL and a write word line WWL are arranged corresponding to a row of an MTJ memory cell, and a bit line BL and a reference voltage wiring SL are arranged corresponding to a column of the MTJ memory cell.例文帳に追加

ＭＴＪメモリセルの行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、ＭＴＪメモリセルの列に対応してビット線ＢＬおよび基準電圧配線ＳＬが配置される。 - 特許庁

A sense amplifier 7 detects memory information by comparing a discharge potential (Vo) of a bit line BL, to which one side of an electrode of a memory cell resistance Rcell in a memory cell MC is connected, with a reference potential (/Vo).例文帳に追加

センスアンプ７は、メモリセルＭＣ内のメモリセル抵抗Ｒｃｅｌｌの一方の電極が接続されたビット線ＢＬの放電電位（Ｖｏ）を参照電位（／Ｖｏ）と比較することにより、記憶情報を検出する。 - 特許庁

The C component D is disposed between a first layer including the underbalanced transmission line UL and a second layer which is disposed opposite to the first layer through a dielectric layer and which contains the balanced transmission line BL.例文帳に追加

Ｃ成分Ｄは、前記不平衡伝送線路ＵＬを含む第１層と、前記第１層に誘電体層を介して対向配置されており、前記平衡伝送線路ＢＬを含む第２層との間に設けられている。 - 特許庁

The thickness of the silicon oxide film 21 is set smaller than half the width of the wiring groove 23, and a metal film that serves as material of the bit line BL is buried in a very fine gap located inside the groove 23.例文帳に追加

酸化シリコン膜２１は、配線溝２３の幅の２分の１よりも薄い膜厚となるように堆積し、その内側の微細な隙間にビット線ＢＬの材料となるメタル膜が埋め込まれるようにする。 - 特許庁

The sense amplifier 9 reads data from the memory cell based on the voltage of the bit line BL connected to the memory cell 11 to receive a precharge voltage during the reading operation and a reference voltage in response to the control signal.例文帳に追加

センスアンプ９は、制御信号に応答して、メモリセル１１に接続され読み出し動作に際してプリチャージ電圧を印加されたビット線ＢＬの電圧と参照電圧とに基づいて、メモリセルのデータを読み出す。 - 特許庁

An upper common source line SL for commonly connecting the local source lines LSL along bit lines BL direction is made up of two metal wires SL1 and SL2 where the periodicity is kept with the bit lines.例文帳に追加

そのローカルソース線ＬＳＬをビット線ＢＬ方向に共通に接続するための上層の共通ソース線ＳＬを、ビット線との周期性が保たれた２本の金属配線ＳＬ１，ＳＬ２を用いて構成する。 - 特許庁

Then, at the time of designating the line feed switch BL or the page feed switch BP on the display screen, the lyrics control information for specifying the display of the line feed or page feed of the lyrics is inputted to this system corresponding to the designated switch.例文帳に追加

そこで、ディスプレイ画面の改行又は改頁スイッチＢＬ，ＢＰを指定すると、指定されたスイッチに対応して、歌詞の改行又は改頁表示を規定する歌詞制御情報がシステムに入力される。 - 特許庁

Therefore, in an extended direction of bit line BL, arranging interval of memory cells MC in the memory cell array 110 to 116 can be narrowed, thereby providing a ferroelectric memory device with high density integration.例文帳に追加

従って、ビット線ＢＬの延在方向において、メモリセルアレイ１１０〜１１６におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。 - 特許庁

In the imaging apparatus, a white image resulting from calibration photographing is divided into a plurality of small areas BK, and a dust present area BL including a portion PL wherein luminance is lowered by the influence of dust entering an image pickup part, is detected.例文帳に追加

撮像装置では、キャリブレション撮影で得られた白画像を複数の小エリアＢＫに分割し、撮像部に入り込んだゴミの影響により輝度が低下する部分ＰＬがあるゴミ存在エリアＢＬを検出する。 - 特許庁

An element threshold voltage is changed by implanting/discharging a charge in or from a body region connected to the bit line BL of two partially depleted transistors connected in series with each other in response to data.例文帳に追加

直列接続された２つの部分空乏化トランジスタのうち、ビット線ＢＬに接続されたもののボディ領域に、データに応じて電荷の注入／吐き出しを行うことによって素子しきい電圧を変動させる。 - 特許庁

In a Vss pre-charge system, dummy cells (a), (b) provided with a third contact connected to a Vccs power source line in addition to a bit line contact and a storage node contact are arranged at complementary bit lines BL, ZBL respectively.例文帳に追加

Ｖｓｓプリチャージ方式において、相補のビット線ＢＬ，ＺＢＬのそれぞれに、ビット線コンタクト、ストレージノードコンタクトに加えてＶｃｃｓ電源線に接続される第３コンタクトを備えるダミーセルａ，ｂを配設する。 - 特許庁

Furthermore, since the filaments 13 are arranged in line symmetry with respect to an optical axis BL passing through the cross-section center CP of a bulb 11, the center of the light emitting part coincides with the center CP of the bulb 11.例文帳に追加

また、フィラメント１３を、バルブ１１の断面中心ＣＰを通る光軸ＢＬに対して線対称となるように配置したので、発光部の中心がバルブ１１の中心ＣＰと一致することになる。 - 特許庁

A mounting piece 30 provided in a duct body 20 has an engagement release part 34 allowing to release the mounting on a radiator support 16 by a bolt BL at a position indicating the frontward side of a vehicle body 10.例文帳に追加

ダクト本体２０に設けた取付片部３０には、車体１０の前方側を指向した位置に、ボルトＢＬによるラジエターサポート１６への取り付けの解除を許容する係合解除部３４が設けられている。 - 特許庁

A column control circuit 2 and a row control circuit 3 apply a writing voltage for writing data and a reading voltage for reading data to memory cells MC through bit lines BL and word lines WL.例文帳に追加

カラム制御回路２、ロウ制御回路３は、ビット線ＢＬ及びワード線ＷＬを介してメモリセルＭＣに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する。 - 特許庁

A driving signal selecting circuit 12 selects any of the inverse potential variation generating circuits 13a, 13b, 13c, 13d using a discriminated result of the EXOR 11 and two bit lines (BL and BLB) and drives it.例文帳に追加

駆動信号選択回路１２は、ＥＸＯＲ１１の判定結果及び２本のビット線（ＢＬとＢＬＢ）とを用いて逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄのいずれかを選択して駆動する。 - 特許庁

A plurality of bit line contacts CB are provided in a region between the selected gate lines SGD and SGD in each of the adjacent blocks BLK to connect a bit line BL to a drain of a selected gate transistor SG1.例文帳に追加

隣接する各ブロックＢＬＫの、選択ゲート線ＳＧＤ，ＳＧＤ間の領域には、ビット線ＢＬと選択ゲートトランジスタＳＧ１のドレインとをそれぞれ接続するための複数のビット線コンタクトＣＢが配置される。 - 特許庁

The conduit 12 is a tube adapted to be positioned in the heart wall to provide a passage for blood to flow between a heart LV chamber and a coronary artery CA, at a site distal to the occlusion BL or stenosis.例文帳に追加

導管１２は心臓壁に配置されるようになっているチューブであり閉塞部ＢＬ又は狭窄部から離れた部位に心臓室ＬＶと冠状動脈ＣＡとの間に血液を流す通路を提供する。 - 特許庁

An aiming cursor display part 221 displays, in an aiming cursor display region DM1 of the display part 211, an aiming cursor for determining a position to apply action to a ball object BL in a game space.例文帳に追加

照準カーソル表示部２２１は、ゲーム空間において、ボールオブジェクトＢＬに作用を付与する位置を決定するための照準カーソルを表示部２１１の照準カーソル表示領域ＤＭ１に表示させる。 - 特許庁

A collector layer CL constituting the collector of a bipolar transistor, a base layer BL and a cap Si layer BCL constituting a base, and an emitter layer EL constituting an emitter are provided on the principal surface of a semiconductor substrate Sub.例文帳に追加

半導体基板Ｓｕｂの主面上に、バイポーラトランジスタのコレクタを構成するコレクタ層ＣＬ、ベースを構成するベース層ＢＬおよびキャップＳｉ層ＢＣＬ、およびエミッタを構成するエミッタ層ＥＬが設けられている。 - 特許庁

When the jog dial (7) is operated by a user so that the bar (6) moves from the border (BL) to a predetermined position in the operation region (R2), a CPU (100) determines that the bar (6) has moved (S2: YES).例文帳に追加

ユーザよってジョグダイヤル７が操作され、これにより、バー６が境界ＢＬから操作領域Ｒ２内の所定の位置まで移動すると、ＣＰＵ１００は、バー６の位置が移動したと判断する（Ｓ２：ＹＥＳ）。 - 特許庁

Also, all drain lines DL in the sub arrays 10 are connected to a power source potential MCD by OR34, 35, and all source lines SL are connected to data lines DTL through bit lines BL by an OR36_j.例文帳に追加

また、ＯＲ３４，３５によってサブアレイ１０中のすべてのドレイン線ＤＬが電源電位ＭＣＤに接続され、ＯＲ３６_ｊによってすべてのソース線ＳＬがビット線ＢＬを介してデータ線ＤＴＬに接続される。 - 特許庁

With a movement velocity (v) of a mobile station in the range of a lower limit velocity (vmin) and an upper limit velocity (vmax) (No in S1 and No in S3), a loop bandwidth (Bl) of a DLL is increased in proportion to the movement velocity (v) (S6).例文帳に追加

移動局の移動速度（ｖ）が下限速度（ｖmin）と上限速度（ｖmax）との間の範囲内のときには（Ｓ１のＮｏ，Ｓ３のＮｏ）、ＤＬＬのループ帯域幅（Ｂl）を移動速度（ｖ）に比例して増加させる（Ｓ６）。 - 特許庁

The cell units CU0, CU1 have configurations similar to that of a memory cell, and each include a tunnel magnetic resistance element and an access transistor ATR coupled in series between a bit line BL and a ground voltage Vss.例文帳に追加

各セルユニットＣＵ０，ＣＵ１は、メモリセルと同様の構成を有し、ビット線ＢＬと接地電圧Ｖｓｓとの間に直列に結合された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。 - 特許庁

A class determination section 1024 determines the class of the block BL from a difference BLd calculated at the re-encoded difference calculation section 1023 and a distribution of activity Act calculated at an activity calculation section 1021.例文帳に追加

クラス決定部１０２４は、再符号化差分算出部１０２３により算出された差分ＢＬｄと、アクティビティ算出部１０２１により算出されたアクティビティＡｃｔの分布からブロックＢＬのクラスを決定する。 - 特許庁

The coloring material supply part 11 is provided with a first - a fourth adjusting valves 26, 27, 28, and 29 to increase and decrease supply of the first - the fourth coloring materials B, R, Y, and BL to the mixing tank 23.例文帳に追加

着色材供給部１１は第１ないし第４の着色材Ｂ，Ｒ，Ｙ，ＢＬの混合槽２３への供給量を増減する第１ないし第４の調整バルブ２６，２７，２８，２９を備えている。 - 特許庁