「bl -」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

The memory device 100 also includes a plurality of array lines having a plurality of row lines BL each one for selecting the memory cell P of a corresponding row and a plurality of column lines WL each one for selecting the memory cell P of a corresponding column.例文帳に追加

メモリ装置１００は、対応する行のメモリセルＰをそれぞれ選択する複数の行ラインＢＬと、対応する列のメモリセルＰをそれぞれ選択する複数の列ラインＷＬとを有する複数のアレイラインを有する。 - 特許庁

The photochemical cell includes: a photoelectric conversion element containing an unsymmetrical two nucleus metal complex shown by a formula (L^1)_2M^1(BL)M^2(L^2)_2(X)_n; and an electrolyte containing pyridine and/or a pyridine delivertive.例文帳に追加

一般式：（Ｌ^１）_２Ｍ^１（ＢＬ）Ｍ^２（Ｌ^２）_２（Ｘ）_ｎで示される非対称な二核金属錯体を有する光電変換素子とピリジン及びまたはピリジン誘導体を含有する電解質から構成された光化学電池に関する。 - 特許庁

This conduit 12 is a tube arranged on a heart wall MYO, and provides a passage for making blood flow between the heart chamber LV and the coronary artery CA in a part separate from the occlusion part or the stenosis part BL.例文帳に追加

この導管１２は心臓壁ＭＹＯに配置されるようになっているチューブであり閉塞部又は狭窄部ＢＬから離れた部位に心臓室ＬＶと冠状動脈ＣＡとの間に血液を流す通路を提供する。 - 特許庁

Roller members 21, 22, 23 and 24 are brought into contact with both edge faces BL1, BL2, BR1 and BR2 in the width direction of the rails BL, BR, and driven by drive motors M1, M2, M3 and M4, and the transport vehicle A is supported by support rollers 3L, 3R.例文帳に追加

ローラー部材２１，２２，２３，２４をレールＢＬ，ＢＲの幅方向の両端縁面ＢＬ１，ＢＬ２，ＢＲ１，ＢＲ２に接触させるとともに、駆動モーターＭ１，Ｍ２，Ｍ３，Ｍ４によって駆動させ、さらに支持ローラー３Ｌ，３Ｒで移送車Ａを支持する。 - 特許庁

Then, the selective MISFET Qs of the DRAM memory cell region keep connecting holes 19 and 21, opened in the first sidewall spacers 14 in a self-aligned manner so that a junction is formed which connects a conductor 20 to a bit-line BL.例文帳に追加

次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。 - 特許庁

A BL portion 114 orders the access of database 118 to a DA portion 116 on the basis of demand from the flow control portion 112, implements computing relating to insurance service such as estimation of insurance cost, and returns its result to the FC portion 112.例文帳に追加

ＢＬ部１１４は、フロー制御部１１２からの要求に基づいてＤＡ部１１６へデータベース１１８のアクセスを命じたり、保険料の試算等の保険業務に関する計算処理を行い、その結果をＦＣ部１１２に返す。 - 特許庁

All bit lines BL in one word line WL are opened by logical combination of a column activation signal CAS and a test mode signal TM, a test data pattern is written simultaneously in all cells in the word line ML.例文帳に追加

本発明では、１つのワード線ＷＬにおける全ビット線ＢＬを、カラム活性化信号ＣＡＳと試験モード信号ＴＭとの論理的な組み合わせにより開いて、該ワード線ＷＬにおける全セルにテストデータパターンを同時に書き込む。 - 特許庁

To secure a sufficient data holding time by shortening a period in which a bit line BL and a reference bit line ZBL are kept at a L level in a semiconductor memory provided with a memory cell storing data.例文帳に追加

本発明はデータを記憶するメモリセルを備える半導体記憶装置に関し、ビット線ＢＬやリファレンスビット線ＺＢＬがＬレベルに維持される期間を短縮することで十分なデータ保持時間を確保することを目的とする。 - 特許庁

A third ferroelectric capacitor RC0 reads out a reference voltage to the second bit line/BL connected selectively, by applying the voltage of the same sign as the first voltage in the direction of increasing the coordinate on the first direction axis.例文帳に追加

第３強誘電体キャパシタＲＣ０は、第１方向軸の座標の増加方向において第１電圧と同じ符号の電圧が印加されることにより、選択的に接続される第２ビット線／ＢＬに参照電位を読み出す。 - 特許庁

A program data latch circuit PDL supplies either of a write-in bit line potential VS corresponding to multi value data to be written in accordance with a level of a node NN3 and a write blocking potential to a bit line BL in write operation.例文帳に追加

プログラムデータラッチ回路ＰＤＬは、書込動作において、ノードＮＮ３のレベルに応じて、書込まれるべき多値データに対応する書込ビット線電位ＶＳと書込阻止電位とのいずれか一方を、ビット線ＢＬに供給する。 - 特許庁

One end of a bit line BL of a selection column is coupled electrically to a corresponding current feedback wiring RL by write-column selecting gates WCSGo and WCSGe turned on selectively in accordance with a column selection result.例文帳に追加

選択列のビット線ＢＬは、列選択結果に応じて選択的にオンするライトコラム選択ゲートＷＣＳＧｏおよびＷＣＳＧｅによって、対応する電流帰還配線ＲＬと一端同士を電気的に結合される。 - 特許庁

Also, the pre-charge potential of the bit line BL is reduced to 1/2 Vaa using the power source line of the semiconductor memory and a switch connecting the pre-charge circuit and a plate electrode, the reduction of read-out operation margin can be prevented.例文帳に追加

また、半導体記憶装置の電源線とプリチャージ回路及びプレート電極とを接続するスイッチを用いて、ビット線ＢＬのプリチャージ電位を1/2Ｖaaに引き戻すようにし、読み出し動作マージンの低下を回避することを可能にする。 - 特許庁

When data of "Low" are stored in a first storage node ND1, as a transistor Tr2 is made an "on" state, electric charges are extracted from bit lines BL to a ground potential through transistors Tr1 to Tr3 in this order.例文帳に追加

第１の記憶ノードＮＤ１にＬｏｗのデータが記憶されている場合は、トランジスタＴｒ２はオン状態となるため、ビットラインＢＬからトランジスタＴｒ１〜Ｔｒ３をこの順に介して、接地電位に電荷が引き抜かれる。 - 特許庁

The magnetic memory device includes a magnetic memory element MM capable of holding data based on a magnetized state thereof, and a digit line DL and a bit line BL which are capable of changing the magnetized state of the magnetic memory element by a generated magnetic field.例文帳に追加

磁気記憶装置は、磁化状態に基づいたデータを保持可能な磁気記憶素子ＭＭと、発生する磁界により磁気記憶素子の磁化状態を変化させることが可能なディジット線ＤＬおよびビット線ＢＬとを備えている。 - 特許庁

When voltage V1 or voltage V2<V1 is applied to both end parts of the selected word line(WL), cell voltage can be made ±(V1-V2)/2 at the maximum by adjusting all bit lines (BL, BL0, BL1, etc.), to voltage (V1+V2)/2.例文帳に追加

選ばれたワードライン（ＷＬ）の両方の端部に電圧Ｖ１又は電圧Ｖ２＜Ｖ１が加わるとき、すべてのビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）を電圧（Ｖ１＋Ｖ２）／２に調節することにより、セル電圧を最大で±（Ｖ１−Ｖ２）／２とする。 - 特許庁

A permitting section 83 permits a hard disc drive (HDD) 60 and other processing parts to occupy the bus line BL in a period after a predetermined amount of image data is read by the scanner section 10 until a next predetermined amount of image data is read by the scanner section 10.例文帳に追加

許可部８３は、スキャナ部１０が所定量分の画像データを読み取ってから次の所定量分の画像データを読み取るまでの時間において、ＨＤＤ６０及び他の処理部にバスラインＢＬを占有させる。 - 特許庁

When the airbag 19 is completely inflated, the outside lower end 28b of the support inflation part 28 is supported by the member 8 constituting the lower edge of the belt line BL, and outside upper end 28a thereof is supported by the pillar part FP.例文帳に追加

支持膨張部２８が、エアバッグ１９の膨張完了時に、下端２８ｂ側の車外側をベルトラインＢＬの下縁側を構成する部材８に支持されるとともに、上端２８ａ側の車外側をピラー部ＦＰにより支持される。 - 特許庁

In order to secure a current to flow in the bit line BL [i] connected to the drain of the twin memory cell (i), the gate voltage BS0 of a bit line selection transistor 217A arranged at half way is set to 4.5 V being high voltage.例文帳に追加

このとき、ツインメモリセル（ｉ）のドレインに接続されたビット線ＢＬ［ｉ］に流れる電流を確保するために、その途中にあるビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０を高電圧である４．５Ｖに設定する。 - 特許庁

The bistatic receiving station R has the two-plane switching antenna ATa and ATb for observing by one receiver, two arc-shaped dual Doppler analysis ranges on both sides of a base line BL determined by the transmitting station T and the receiving station R.例文帳に追加

バイスタティック受信局Ｒは、送信局Ｔと受信局Ｒとで定まるベースラインＢＬの両側の２個の円弧状のデュアルドップラー解析範囲を１台の受信機で観測する２面切換アンテナＡＴａ及びＡＴｂを有する。 - 特許庁

A first wiring layer is composed of a storage wiring 20 which connects the upper electrode TE to the one impurity diffusion layer of the memory cell transistor and a bit line BL connected to the other impurity diffusion layer of the memory cell transistor.例文帳に追加

上部電極ＴＥとメモリセルトランジスタの一方の不純物拡散層とを接続するストレージ配線２０と、他方の不純物拡散層に接続されるビット線ＢＬとにより第１の配線層が構成されている。 - 特許庁

The coefficient determination unit 50 determines color reproduction coefficients (a_ij) and (c_ij) optimal for the light source 22 of the predetermined class on the basis of a distance ΔE={(Ll*-L2*)^2+(al*-a2*)^2+(bl*-b2*)^2}^1/2 corresponding to each of the color patches Pl.例文帳に追加

係数決定部５０は、各カラーパッチＰｌに対応する距離ΔＥ＝｛（Ｌｌ^*−Ｌ２^*）^２＋（ａｌ^*−ａ２^*）^２＋（ｂｌ^*−ｂ２^*）^２｝^１／２に基づいて所定の種別の光源２２に最適な色再現係数(a_ij)及び(c_ij)を決定する。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡを備える。 - 特許庁

At a fixed time before completing one frame period, the gate wires are driven in order of the lines, and by controlling the potential of the picture element electrodes through the assistant capacity Cs, blanking(BL) is written in, and blanking of the display is forcedly executed.例文帳に追加

１フレーム周期が終了する前の所定時間に、ゲート線をライン順次に駆動し、補助容量Ｃｓを介して画素電極の電位を制御することにより、ブランキング（ＢＬ）書き込みを行い、強制的に表示をブランキングする。 - 特許庁

The signals GL, BL and RL and the high-region luminance signal are signals of one line out of adjacent two lines.例文帳に追加

ここで、低域色信号ＧＬ、ＢＬ及びＲＬと高域輝度信号はいずれも隣接する２本のラインの一方のラインの信号であり、Ｃ４回路２６からは標準テレビジョン方式と同程度の走査線数のプログレッシブ信号が出力される。 - 特許庁

The bit line insertion capacitor Cb1 consists of the ferroelectric substance film, and whose one end is connected to the bit line BL and the other end to the low voltage power supply (ground potential) Vss to play a role of setting the bit line capacity to an optimum value.例文帳に追加

ビット線挿入キャパシタＣｂ１は、一端がビット線ＢＬに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、強誘電体膜から構成され、ビット線容量を最適な値に設定する役目をする。 - 特許庁

The memory device includes: a memory cell MC configured by connecting a variable cell resistor Rcell and an access transistor AT in series between a plate line PL and a bit line BL; a drive control unit (a reference voltage generation control circuit 14 is a principal part); and the sense amplifier 7.例文帳に追加

可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部（参照電圧発生制御回路１４が要部）と、センスアンプ７とを有する。 - 特許庁

The double gate transistor is formed by laminating in the order of a bottom gate electrode, a gate insulating film, a semiconductor film, a BL insulating film, a contact layer, a drain electrode, a source electrode, a gate insulating film, a top gate electrode, and an insulation protective film.例文帳に追加

ダブルゲートトランジスタは、ボトムゲート電極、ゲート絶縁膜、半導体層、ＢＬ絶縁膜、コンタクト層、ドレイン電極及びソース電極、ゲート絶縁膜、トップゲート電極、並びに絶縁保護膜が順に積層されて形成される。 - 特許庁

In addition, low-concentration n-type impurity regions (extension region) 152 which become parts of the bit lines BL are formed on the substrate 10 by performing ion implantation by again using the regions including the regions of the memory gates MG and control gates CG as masks.例文帳に追加

そして、再びＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入することにより、基板１０上にビット線ＢＬの一部となる低濃度Ｎ型不純物領域（エクステンション領域）１５２を形成する。 - 特許庁

A NAND cell is constituted by connecting a plurality of memory transistors in series, connecting one end to a bit line BL through a gate transistor SG2, and connecting the other end to a common source line SL through a selection gate transistor SG2.例文帳に追加

メモリトランジスタが複数個直列接続され、一端が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端が選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続されてＮＡＮＤセルが構成される。 - 特許庁

At this time, a bit line level control signal BLC is made to "CELSRC + Vt (threshold of a bit line level control transistor)" so that the bit lines BL (BLe, BLo) become the same voltage as that of the source line CELSRC.例文帳に追加

その際に、ビット線レベル制御信号ＢＬＣを“ＣＥＬＳＲＣ＋Ｖｔ（ビット線レベル制御用トランジスタのしきい値）”にして、ビット線ＢＬ（ＢＬｅ，ＢＬｏ）のレベルがソース線ＣＥＬＳＲＣと同じ電圧になるようにする。 - 特許庁

A navigation device 1 for the vehicle is mounted on the vehicle C and displays a building information display DI on a windshield WS by a windshield display device 8 for making the driver DR to recognize the building BL safely and easily.例文帳に追加

車両用ナビゲーション装置１は、車両Ｃに取り付けられ、運転者ＤＲに対して建物ＢＬを安全かつ容易に認識させるべく、ウインドシールド表示装置８によってウインドシールドＷＳに建物情報表示ＤＩを表示する。 - 特許庁

These means (MIN, MINB) are connected to the output parts (outp, outn) and the input parts (inn, inp) of the differential amplifier (DV) and signal lines (BL, BLB), which are electrically connected also to the input parts (inn, inp) of the differential amplifier (DV).例文帳に追加

この手段（ＭＩＮ，ＭＩＮＢ）は、差動増幅器（ＤＶ）の出力部（ｏｕｔｐ，ｏｕｔｎ）および入力部（ｉｎｎ，ｉｎｐ）、ならびに、差動増幅器（ＤＶ）の入力部（ｉｎｎ，ｉｎｐ）とも電気的に接続されている信号線（ＢＬ，ＢＬＢ）と接続されている。 - 特許庁

A Huffman table decoding circuit stores a bit length bl[N] assigned to each character on input of the bit length assigned to the character, and stores the order of respective character strings among character strings to which the same bit length is assigned in code_fin[N].例文帳に追加

ハフマンテーブル復号回路において、文字に割り当てられたビット長の入力に応じて、各文字に割り当てられたビット長をｂｌ［Ｎ］に格納し、同じビット長が割り当てられた文字列の中での各文字列の順番をｃｏｄｅ＿ｆｉｎ［Ｎ］に格納する。 - 特許庁

A write switch 26 connects common writing data lines WDB and WDBX for transmitting the corrected data INC to corresponding bit lines BL and BLX to write the corrected data back in the original memory cell MC reading data.例文帳に追加

書き込みスイッチ２６は、訂正データＩＮＣを元のデータを読み出したメモリセルＭＣに書き戻すために、訂正データＩＮＣが伝達される共通書き込みデータ線ＷＤＢ、ＷＤＢＸを対応するビット線ＢＬ、ＢＬＸに接続する。 - 特許庁

The bit line contacts CB are respectively separated by a pitch Px equivalent to three times of the period (2HP) of the bit line BL on three parallel lines Ha, Hb and Hc having a pitch Py in the direction of word line and extending to the direction of bit line.例文帳に追加

ビット線コンタクトＣＢは、ワード線方向にピッチＰｙを有して、ビット線方向に延びる３本の平行線Ｈａ，Ｈｂ，Ｈｃ上に、それぞれ、ビット線ＢＬの周期（２ＨＰ）の３倍と等しいピッチＰｘだけ離隔して配置される。 - 特許庁

In arranging the respective cells in the functional blocks BL and determining the wiring paths inside the blocks, a template expressing a clock tree CT is generated, the respective cells are allocated and the wiring paths are determined on the basis of the clock tree CT expressed on the template.例文帳に追加

機能ブロックＢＬ内の各セルの配置とブロック内配線経路の決定とを行う際には、クロック木ＣＴを表すテンプレートを生成し、このテンプレート上に表されたクロック木ＣＴに基づいて、各セルの配置や配線経路の決定を行う。 - 特許庁

The electrode 146 may extend into the annular body 142 for an electrode length EL that is at least about 50% of the body length BL, and may have a diameter D2 less than about 50% of an inner diameter BD of the annular body 142.例文帳に追加

電極１４６は本体長さＢＬの少なくとも約５０％である電極長さＥＬだけ環状本体１４２内に延びることができ、環状本体１４２の内径ＢＤの約５０％以下の直径Ｄ２を有することができる。 - 特許庁

The sense amplifier control circuit performs control to stop the operation of one of the sense amplifier rows 11(E) and 11(O) and operate the other one while the predetermined potential is supplied to the bit line BL connected to each sense amplifier 20 to apply stress.例文帳に追加

センスアンプ制御回路は、センスアンプ列１１（Ｅ）、１１（Ｏ）のうち、一方の動作を停止させて各センスアンプ２０に接続されるビット線ＢＬに対し所定の電位を供給してストレスを印加した状態で、他方を動作させるように制御する。 - 特許庁

An access transistor is connected between a bit line BL and a gate electrode of a first load transistor T3 itself connected to a gate electrode of a driver transistor T4 and to a first source/drain electrode of a second load transistor T2.例文帳に追加

前記アクセストランジスタは、ビット線ＢＬと、それ自身がドライバトランジスタＴ４のゲート電極及び第２ロードトランジスタＴ２の第１ソース／ドレイン電極にそれぞれ接続されている第１ロードトランジスタＴ３のゲート電極と、の間に接続されている。 - 特許庁

The carriage 20 has bearing parts 22, 22 and when the bearing parts 22, 22 slide on the recording operation region, i.e., region A, a deposited matter Q stands at the boundary part between the recording operation region (region A) and the non-recording operation regions (regions BR, BL).例文帳に追加

キャリッジ２０は軸受部２２，２２を有し、軸受部２２，２２が記録動作領域である領域Ａを摺動することによって蓄積物Ｑが、記録動作領域（領域Ａ）と非記録動作領域（領域Ｂ_Ｒ，Ｂ_Ｌ）との境界部に溜まる。 - 特許庁

The capacity of a bit line BL compared to the work line can be thus reduced without impeding formation of contact holes by self- alignment.例文帳に追加

ゲート電極１２（ワード線ＷＬ）の側壁を窒化シリコン膜１４とそれよりも誘電率の小さい酸化シリコン層（７Ａまたは９Ｂ）との積層膜で覆い、セルフアラインによるコンタクトホールの形成を阻害することなく、ビット線ＢＬの対ワード線容量を低減する。 - 特許庁

The region is set so that for example, the unit regions (sectors) where reduction of the transfer rate is caused, such as an alternation processing sector, a retry sector, a sector after head change and seek, and a sector after track jump seek, are not positioned in the middle of each access unit BL as far as possible.例文帳に追加

例えば交替処理セクタ、リトライセクタ、ヘッドチェンジやシーク後のセクタ、トラックジャンプシーク後のセクタなど、転送レート低下が発生する単位領域（セクタ）が、極力、各アクセス単位ＢＬの途中に位置することがないように領域設定する。 - 特許庁

A winding-up height Lc from a bead base line BL of the winding part 12 is lower than 60% of a tire cross-section height L, and a winding-down height Ld of the inner end of the main body 13 is lower than 60% of a height L1 of the bead apex rubber 8.例文帳に追加

前記巻上げ部１２のビードベースラインＢＬからの巻上げ高さＬｃは、タイヤ断面高さＬの６０％以下、かつ前記本体部１３の内端の巻下ろし高さＬｄは、前記ビードエーペックスゴム８の高さＬ１の６０％以下とする。 - 特許庁

In the ReRAM cell M, a first electrode 1, a first diode D1, a resistor R, a second diode D2, and a second electrode 2 are connected in series in this order in a direction from the bit line BL to the word line WL.例文帳に追加

そして、ＲｅＲＡＭセルＭは、第１電極１、第１ダイオードＤ１、抵抗素子Ｒ、第２ダイオードＤ２、第２電極２の順番に、ビット線ＢＬからワード線ＷＬ方向にそれらが直列的に接続されて形成されている。 - 特許庁

An interpolating data calculating circuit 40 calculates interpolating data HD1 to HD4 by using three pixels except a noted pixel (x) in interpolating regions TL, TR, BL and BR of four pixels having horizontal two pixels and vertical two pixels including the pixel (x).例文帳に追加

補間データ算出回路４０は、着目画素ｘを含む水平２画素、垂直２画素からなる４画素の互いに異なる補間領域ＴＬ，ＴＲ，ＢＬ，ＢＲで、着目画素ｘを除く３画素を用いて補間データＨＤ１〜ＨＤ４を算出する。 - 特許庁