「bl -」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

An interface gate circuit 54 comprises N-channel MOS transistors N8, N10 serially connected across a bit line BL and a global IO line GIO, and N-channel MOS transistors N12, N14 serially connected across a bit line /BL and a global IO line /GIO.例文帳に追加

接続ゲート回路５４は、ビット線ＢＬとグローバルＩＯ線ＧＩＯとの間に直列に接続されるＮチャネルＭＯＳトランジスタＮ８，Ｎ１０と、ビット線／ＢＬとグローバルＩＯ線／ＧＩＯとの間に直列に接続されるＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４とを含む。 - 特許庁

When it is desired to capacitance-connect BL and LBL through a capacitor, it is preferable that SA is a latch type SA connected to LBL.例文帳に追加

ＢＬとＬＢＬをキャパシタを介して容量結合させた際にはＳＡはＬＢＬに接続したラッチ形ＳＡを用いると良い。 - 特許庁

A memory cell array 1 is constituted by arranging a memory cell MC of a current pull-in type at an intersection part of a bit line BL and a word line WL.例文帳に追加

メモリセルアレイ１はビット線ＢＬとワード線ＷＬの交差部に電流引き込み型のメモリセルＭＣを配置して構成される。 - 特許庁

Voltage VSET-Vα is applied to non-selected word lines WL and voltage Vα is applied to non-selected bit lines BL.例文帳に追加

非選択のワード線ＷＬには電圧ＶＳＥＴ−Ｖαが印加され、非選択のビット線ＢＬには電圧Ｖαが印加されている。 - 特許庁

Thereby, even when a word line WL and the bit line BL are short-circuited, the defective current flowing in the sense amplifier SA is reduced.例文帳に追加

これにより、ワード線ＷＬとビット線ＢＬがショートしている場合であっても、センスアンプＳＡに流れる欠陥電流が低減される。 - 特許庁

A memory cell array 1 includes a plurality of memory cells MC which are formed at intersections of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。 - 特許庁

In non-selection memory cell columns, each of bit lines BL and source lines SL is kept at the power source voltage VDD.例文帳に追加

非選択のメモリセル列においては、ビット線ＢＬおよびソース線ＳＬの各々は、プリチャージされた電源電圧ＶＤＤに維持される。 - 特許庁

An inverse input terminal of the operation amplifier OP is connected to the bit line BL, and a fixed potential VC is given to a non-inverse input terminal.例文帳に追加

オペアンプＯＰの反転入力端子はビット線ＢＬに接続され、非反転入力端子には固定電位ＶＣが与えられる。 - 特許庁

The data circuit 11 changes a potential transferred to the bit lines BL in accordance with a program order of the program data when the data are written.例文帳に追加

データ回路１１は、データ書き込み時に、ビット線ＢＬに転送する転送電位を、プログラムデータのプログラム順序に応じて変更する。 - 特許庁

When capacitive coupling of the BL and the LBL is performed via a capacitor, it is preferable to use a latch-shaped SA connected to the LBL.例文帳に追加

ＢＬとＬＢＬをキャパシタを介して容量結合させた際にはＳＡはＬＢＬに接続したラッチ形ＳＡを用いると良い。 - 特許庁

The OSD display controller 1 sets the character colors of an OSD image on a character color register 31 and outputs a prescribed blend level BL.例文帳に追加

ＯＳＤ表示制御部１は、文字色レジスタ３１にＯＳＤ画像の文字色を設定し、所定のブレンドレベルＢＬを出力する。 - 特許庁

The reflecting surface 14a of a reflector 14 is divided into a left 14aA and a right reflection region 14aB by the boundary line BL.例文帳に追加

また、リフレクタ１４の反射面１４ａを、境界線ＢＬを境にして左右２つの反射領域１４ａＡ、１４ａＢに区分けする。 - 特許庁

A force factor correcting means 10a corrects the level of an input signal as if a force factor Bl can be turned to be a target value A.例文帳に追加

力係数補正手段１０ａは、あたかも力係数Ｂｌが目標値Ａとなるように入力信号のレベルを補正する。 - 特許庁

For data reading, a pair of bit lines (BL and BLX) is precharged to a GND level and a dummy cell (14) is charged with a voltage VDD.例文帳に追加

データ読み出しに当たって、ビット線対（ＢＬ，ＢＬＸ）をＧＮＤレベルにプリチャージし、ダミーセル（１４）を電圧ＶＤＤで充電する。 - 特許庁

The guide pawls BL, BR are abutted against the conductor from both sides in the row changing direction on the rear side in the progressive direction of the conductor to the row changing section.例文帳に追加

ガイド爪ＢＬ，ＢＲは、列替部に対して導線の進行方向後側にて、列替方向の両側から導線に当接する。 - 特許庁

Also, by setting a test mode, adjacent bit lines /BL are connected each other through a switch circuit 20j including an inverter 22j.例文帳に追加

また、試験モードの設定により、隣接するビット線／ＢＬ同士がインバータ２２_ｊを含むスイッチ回路２０_ｊを介して接続される。 - 特許庁

The write circuit 11 writes into the memory cell 10 via the bit line BL on the basis of the voltage VSS and a voltage VARY.例文帳に追加

書き込み回路１１は、電圧ＶＳＳと電圧ＶＡＲＹに基づいて、ビット線ＢＬを介してメモリセル１０への書き込みを行う。 - 特許庁

The sense amplifier 13 operates at a voltage VSS and a voltage VDD (VSS<VDD) and amplifiers the signal voltage of a bit line BL.例文帳に追加

センスアンプ１３は、電圧ＶＳＳと電圧ＶＤＤ（ＶＳＳ＜ＶＤＤ）とにより動作し、ビット線ＢＬの信号電圧を増幅する。 - 特許庁

The nonvolatile semiconductor memory device has memory cells MC arranged at respective intersections of word lines WL and bit lines BL crossing each other.例文帳に追加

不揮発性半導体記憶装置は、互いに交差するワード線ＷＬ、ビット線ＢＬの各交差部に配置されたメモリセルＭＣを備える。 - 特許庁

A sense amplifier (SA) 2 has a first sense node BLSA and a second sense node BBLSA connected to the pair of bit lines BL, BBL.例文帳に追加

センスアンプ（ＳＡ）２は、対をなすビット線ＢＬ，ＢＢＬに接続される第１及び第２のセンスノードＢＬＳＡ，ＢＢＬＳＡを有する。 - 特許庁

When a UHF band is operated, supply voltage is supplied from a Bu terminal, and supply voltage is not supplied from a BL+BH terminal.例文帳に追加

ＵＨＦバンド動作時には、Ｂｕ端子から電源電圧が供給され、ＢＬ＋ＢＨ端子からは電源電圧が供給されない。 - 特許庁

A voltage signal of a value corresponding to an obtained total amount of charge is converted to a digital signal by an A/D convertor on the bit line BL.例文帳に追加

このビット線ＢＬ上に得られた電荷総量に対応した値の電圧信号をＡ／Ｄコンバータでデジタル信号に変換する。 - 特許庁

Web strand (Bl and Br) are opened as wide as a given amount (X) parallel by coiling onto diverting means (5l, 6l, 5r and 6r).例文帳に追加

ウェブストランド（Ｂｌ，Ｂｒ）は、逸らせ手段（５ｌ，６ｌ，５ｒ，６ｒ）に巻き付くことによって所定の拡開量（Ｘ）だけ互いに平行に拡開させる。 - 特許庁

A bit line BL is connected to each connection line 600, and 4 bit lines BL0-BL3 are provided in the 1 block region 214.例文帳に追加

各接続線６００にはビット線ＢＬが接続され、１ブロック領域２１４には４本のビット線ＢＬ０〜ＢＬ４が設けられる。 - 特許庁

The sleeve 3 and the protective cover 4 are constituted of one blank BL with two fan-shaped parts 3' and 4' being connected to each other in the peripheral direction.例文帳に追加

スリーブ３及び保護カバー４は、二つの扇形部３′、４′が周方向に繋がった一枚のブランクＢＬにて構成される。 - 特許庁

The memory cells MC are formed at the crossing points of bit lines BL extending in the X direction and word lines WL extending in the Y direction.例文帳に追加

Ｘ方向に延びるビット線ＢＬとＹ方向に延びるワード線ＷＬとの交点位置にメモリセルＭＣが形成されている。 - 特許庁

Thereby, even in a position distant from the center position C_0 of the button BL at a certain distance, the sufficient lead-in force can be made to occur.例文帳に追加

これにより、ボタンＢＬの中心位置Ｃ_０からある程度離れた位置でも、充分な引込力を発生させることができる。 - 特許庁

Any one switch out of switches connected to the same bit line is always turned on, variation of voltage of the bit lines BL is suppressed.例文帳に追加

同一のビット線に接続されたうちのいずれか１つのスイッチＴが常にオンされ、ビット線ＢＬの電圧の変動が抑制される。 - 特許庁

The sense amplifier 7 senses a BL potential on the basis of the reference voltage which corresponded to the operation voltage of a write pulse or an erase pulse.例文帳に追加

センスアンプ７は、書き込みパルスまたは消去のパルスの動作電圧に応じた参照電圧を基準としてＢＬ電位をセンスする。 - 特許庁

The memory cell MC1 to memory cell MCm, a bit line insertion capacitance Cb1 and a bit line parasitic capacitance Ck1 are connected to the bit line BL.例文帳に追加

ビット線ＢＬには、メモリセルＭＣ１、・・・、メモリセルＭＣｍ、ビット線挿入キャパシタＣｂ１、及びビット線寄生容量Ｃｋ１が接続される。 - 特許庁

An analog switch 14 inputted with a block control signal BL imparted through block control lines BL1-BLn is successively turned on.例文帳に追加

ブロック制御線ＢＬ１〜ＢＬｎを介して与えられるブロック制御信号ＢＬが入力するアナログスイッチ１４は順次オンとされる。 - 特許庁

When the mode register enable signal is at a H level, the value of CL(CAS latency) or BL (burst length) in the default state is changed.例文帳に追加

モードレジスタイネーブル信号がＨレベルのとき、デフォルト状態であるＣＬ（ＣＡＳレイテンシ）またはＢＬ（バーストレングス）の値が変更される。 - 特許庁

The user inputs a part of the scales which overlaps with the reference line BL to the CD-R printing system 10 by a predetermined user interface.例文帳に追加

ユーザは、基準線ＢＬに重なる目盛りの部位を所定のユーザインターフェースによりＣＤ−Ｒ印刷システム１０に入力する。 - 特許庁

A portion BL of the barrier layer BR which faces the liner film LN is made of a compound containing at least one of carbon and nitrogen.例文帳に追加

バリア層ＢＲのライナー膜ＬＮと面する部分ＢＬは、炭素および窒素の少なくともいずれかを含む化合物からなる。 - 特許庁

The mixing tank 23 mixes a first - a forth coloring materials B, R, Y, and BL supplied from the coloring material supply part 11.例文帳に追加

混合槽２３は着色材供給部１１から供給される第１ないし第４の着色材Ｂ，Ｒ，Ｙ，ＢＬを混ぜる。 - 特許庁

Furthermore, the conductive layers SLD prevent light from the back light BL from leaking through a gap between two adjacent pixel electrodes PX.例文帳に追加

また、導電層ＳＬＤは隣り合う２つの画素電極ＰＸの隙間からバックライトＢＬからの光が漏れることを防止する。 - 特許庁

This encoder 10 separates image data BL into first half blocks DBa and second half blocks DBb which are a plurality of data blocks.例文帳に追加

本発明のエンコーダ１０は、画像データＢＬを複数のデータブロックである前半ブロックＤＢａ及び後半ブロックＤＢｂに分離する。 - 特許庁

The player can guide the game ball BL to the symbol operation-start hole HO by weighing a timing of generating the sound from the speakers.例文帳に追加

スピーカから音声を発生させるタイミングを計ることによって、図柄始動口ＨＯに遊技球ＢＬを誘導することができる。 - 特許庁

The delay chamber 40 deploys with a lower end side below a belt line BL and in an area that overlaps with the deployment area of a side airbag 22.例文帳に追加

ディレイチャンバ４０は、下端側がベルトラインＢＬよりも下方でかつサイドエアバッグ２２の展開範囲と重なる範囲で展開される。 - 特許庁

Furthermore, a dummy bit line DBL is also provided which is connected to almost the same constituent elements as those connected to a normal bit line BL.例文帳に追加

さらに、ノーマルビットラインＢＬに連結される構成要素とほとんど同じ構成要素に連結されるダミービットラインＤＢＬを設ける。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines, and a control circuit for driving selectively the bit line Bl and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

The voltage selection circuit 12 is provided with a first selection circuit (BL-E) to select the voltage according to digital signals D0 to D5 from a first voltage range and a second selection circuit (BL-D) to select the voltage according to the digital signals D0 to D5 from a second voltage range.例文帳に追加

本発明に係る電圧選択回路１２は、デジタル信号Ｄ０〜Ｄ５に応じた電圧を第１電圧範囲から選択する第１選択回路（ＢＬ−Ｅ）と、そのデジタル信号Ｄ０〜Ｄ５に応じた電圧を第２電圧範囲から選択する第２選択回路（ＢＬ−Ｄ）とを備える。 - 特許庁

The right channel use rhythm pattern data D-TBLR are multiplied by a balance signal BL via a multiplier 21, and the amplitude of the right channel musical signal is modulated by supplying the multiplication result D-TBLR×BL to an amplifier 22, and an effect is given to the musical signal.例文帳に追加

右チャンネル用リズムパターンデータＤ_ＴＢＬＲには、乗算器２１を介して、バランス信号ＢＬが乗算され、その乗算結果Ｄ_ＴＢＬＲ×ＢＬをアンプ２２に供給することにより、右チャンネルの楽音信号の振幅が変調されて、当該楽音信号に効果が付与される。 - 特許庁

A data buffer 3 receives a data input signal when the writing instruction signal WE is received, and drives the corresponding one of the bit lines BL and amplifies a minute reading signal transmitted to one of the bit lines BL to output a data output signal when the reading instruction signal RE is received.例文帳に追加

データバッファ３は、書き込み指示信号ＷＥを受けたときにデータ入力信号を受け、それぞれ対応するビット線ＢＬを駆動するとともに、読み出し指示信号ＲＥを受けたときにビット線ＢＬに伝達される微小な読み出し信号を増幅してデータ出力信号を出力する。 - 特許庁

The nonvolatile semiconductor memory device includes: word lines WL; bit lines BL; memory cells MC each including a variable resistance element R and each arranged at each crossing part of the word lines WL and bit lines BL; and column/row control circuits 20, 30 for controlling voltages applied to the memory cells MC.例文帳に追加

不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬの各交差部に配置され可変抵抗素子Ｒを含むメモリセルＭＣと、メモリセルＭＣに印加する電圧を制御するカラム／ロウ制御回路２０、３０とを備える。 - 特許庁